JPH0366230A

JPH0366230A - 雑音除去回路

Info

Publication number: JPH0366230A
Application number: JP1203266A
Authority: JP
Inventors: Migaku Takada; 高田　琢; Kiyoshi Imai; 今井　浄; Atsushi Ishizu; 石津　厚
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1989-08-04
Filing date: 1989-08-04
Publication date: 1991-03-20
Anticipated expiration: 2013-05-06
Also published as: JP2748578B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、テレビジョン受像機等で、複合映像信号に含
まれる白色雑音を、フレーム間の自己相関を利用して除
去する雑音除去回路と、上記雑音除去回路の中にあって
複合映像信号のクロマ信号成分の位相を、ライン間の演
算を利用して反転させるクロマインバータと、フレーム
間差信号から雑音を検出する雑音検出回路に関するもの
である。

従来の技術近年、雑音除去回路は、ＨＤＴＶ　（クリアビジョン）
の技術の進歩とともに、その付加機能の一つとして商品
化されるようになってきた。フレーム間の自己相関を利
用した雑音除去回路の従来例としては、「ノイズリデュ
ーサ−高橋　テレビジョン学会誌　第３３巻　第４号（
１９７９）　Ｐ、Ｐ２９６〜３００」がある。

以下図面を参照しながら、上述した従来の雑音除去回路
の一例について説明する。第７図において、１は複合映
像信号入力端子、３は複合映像信号入力端子ｌに接続す
るＡＤ変換器、４はクロマインバータ８の出力からＡＤ
変換器３の出力を減ずる減算器、５は減算器４の出力論
理積をに倍（０≦に２％）するに倍回路、６はＡＤ変換
器３の出力とに倍回路５の出力の和をとる加算器で、加
算器６の出力は、１フレームメモリ７と、クロマインバ
ータ８を介して減算器４に入力する。９は減算器４の出
力端に接続する雑音積分回路、１０は減算器４の出力端
に接続する動き検出回路、１１は雑音積分回路９の出力
と動き検出回路１０の出力を入力とし、出力かに倍回路
５に接続する合成回路である。また、加算器６の出力は
バースト・輝度信号出力端子２に接続する。

以上のように槽底された雑音除去回路について、以下そ
の動作を説明する。

複合映像信号入力端子１より入力するテレビのアナログ
映像信号は、ＡＤ変換器３でデジタルに変換されて減算
器４と加算器６に入力する。現在の複合映像信号である
ＡＤ変換器３の出力信号と、１フレーム前の複合映像信
号である１フレームメモリ７の出力信号は減算器４で減
算され、Ｋ倍回路５に人力する。テレビの複合映像信号
はフレーム周期で画像情報がくり返し送られてくるがフ
レーム間の自己相関性が非常に強く、フレーム間で減算
すると複合映像信号は消え、雑音成分のみが残る、また
、複合映像信号のクロマ信号の位相はフレーム間で反転
しており、単純な差ではクロマ収骨かに倍回路５に人力
してしまうので、加算器６の出力信号を１フレームメモ
リ７で１フレーム期間遅延させた後にクロマインバータ
８で複合映像信号に含まれるクロマ信号の位相を反転さ
せる。

Ｋ倍回路５では、減算器４の出力である雑音成分の論理
値をに倍した値を出力し、加算器６でＡＤ変換器３の出
力である複合映像信号と加算して雑音成分を除去する。

ここで、Ｋ倍回路５のに＝　Ｖｚと設定すると、加算器
６の出力信号は、現在の複合映像信号であるＡＤ変換器
３の出力信号と、１フレーム前の複合映像信号であるク
ロマインバータ８の出力信号の加算平均出力である。こ
のときＳ／Ｎ改善度は５ｄＢ程度である。結局、バース
ト・輝度信号出力端子２からは、雑音が除去されたデジ
タルの複合映像信号が得られ、従ってバースト信号と輝
度信号の両方が得られる。Ｋ＝Ｏのときは、Ｋ倍回路５
の出力がなくなるので、バースト・輝度信号出力端子２
からは、複合映像信号入力端子１のアナログ信号をデジ
タルに変換しただけの信号が得られる。このときＳ／Ｎ
は改善されない。９は減算器の４の出力信号から雑音成
分のみを取り出して時間的に平均する雑音積分回路、１
０は減算器４の出力信号から動き画像の信号成分のみを
検出して動き量を出力する動き検出回路、１１は雑音積
分回路９の出力と動き検出回路１０の出力をある重みづ
けをして合威し、その出力でに倍回路５の値を制御する
合成回路である。結局、雑音成分が少ない場合や動き画
像の信号成分が多い場合は、Ｋ倍回路５のＫの値を小さ
くして雑音除去をおさえ、雑音成分が多く、動き画像の
信号成分が少ない場合は、Ｋ倍回路５のＫの値を大きく
して雑音除去を行うように働く。

一方、近年クロマインバータ８は、雑音除去回路の中で
、複合映像信号のクロマ信号成分の位相を反転する際に
多用される。

以下図面を参照しながら、上述した従来のクロマインバ
ータの一例について説明する。第８図において２１は入
力端子、１１０は入力端子２１に接続する１ラインメモ
リ、１１１は１ラインメモリ１１０の出力信号から入力
端子２１の信号を減算する減算器、２３は減算器１１１
の出力端に接続する３、５８ＭＨｚバンド・バス・フィ
ルタ、２４は入力端子２１に接続する遅延回路、１１２
は３．５８ＭＨｚバンド・バスフィルタ２３の出力信号
と、遅延回路２４の出力信号を加算する加算器、２２は
加算器１１２の出力端に接続する出力端子である。

以上のように構成されたクロマインバータについて、以
下その動作を説明する。

まず、入力端子２１から入力した複合映像信号は、１ラ
インメモリ１１０で１ライン期間遅延した後に、減算器
１１１で入力端子２１の信号を減ずる。ここで、テレビ
の映像信号は、ライン間の自己相関が非常に強く、かつ
クロマ信号成分がライン間で反転しているため、減算器
１１１の出力からは、入力端子２１の信号のクロマ信号
成分と比べて２倍の大きさで位相が反転したクロマ信号
成分が得られる。

３．５８ＭＨｚバンド・バス・フィルタ２３は、減算器
１１１の出力信号をさらに帯域制限してクロマ信号成分
のみを取り出す。遅延回路２４は、入力端子２１の信号
に対して３．５８ＭＨｚバンド・バス・フィルタ２３の
遅延と同じ遅延を与える回路で、その出力は、３．５８
ＭＨｚバンド・バス・フィルタ２３の出力と加算器１１
２で加算される。結局、遅延回路２４の出力である複合
映像信号と、３．５８ＭＨｚバンド・バス・フィルタ２
３の出力である２倍の大きさで位相が反転したクロマ信
号成分が加算されて、出力端子２２からは、入力端子２
１の複合映像信号のクロマ信号成分だけが位相反転した
信号が得られる。

また近年、雑音検出回路は、複合映像信号に含まれる雑
音成分の量を検出する際に多用される。

従来例としては「ノイズリデューサ−高橋　テレビジョ
ン学会誌　第３３巻　第４号（１９７９）自動Ｓ／Ｎ検
出により最適動作点の設定Ｐ　、　Ｐ　２９８〜２９９
」がある。

以下図面を参照しながら、上述した従来の雑音検出回路
の一例について説明する。第９図において、４１は雑音
検出入力端子、２００は雑音検出入力端子４１に接続す
る１ライン遅延線、２０１は雑音検出入力端子４１の信
号から１ライン遅延線２００の出力信号を減ずる減算器
である。２０２は基準レベル２０７の電圧レベルと減算
器２０１の出力電圧レベルを比較してその大小関係を出
力する比較器、２０３は比較器２０２の出力とカウンタ
ー２０４の出力を人力とするカウンター　２０５は比較
器２０２の出力とカウンター２０３の出力と減算器２０
１の出力とに接続する入力制御回路、２０６は入力制御
回路２０５の出力端に接続する積分回路、４２は積分回
路２０６の出力端に接続する雑音量出力端子である。

以上のように構成された雑音検出回路について、以下そ
の動作を説明する。まず雑音検出入力端子４１からフレ
ーム間差信号が入力する。この信号中には雑音成分とフ
レーム間の複合映像信号の変化成分だけがある。すなわ
ち、この差信号にはフレ画像内のライン相関をもつ信号
成分が減衰される。

減算器２０１の出力信号は基準レベル２０７と比較器２
０２で比較して、基準レベル２０７以下のものだけを雑
音成分として取り扱う。ただし、振幅の大きい部分が連
続して存在するとき、その近傍の信号は雑音成分として
扱わないよう人力制御回路２０５が働く。またカウンタ
ー２０４は１ライン間の画素数を数えるカウンターであ
り、カウンター２０３はその区間内で振幅が基準レベル
以上の画素の数を数えるカウンターである。入力制御回
路２０５は、以上の条件が満足されたときのみ、新しい
雑音信号を取り込む。積分回路２０６は、雑音信号の平
均電圧を得るための回路で、雑音信号が取り込まれない
ときは前の状態が保持されている。この時定数が複合映
像信号のＳ／Ｎ変化に対する雑音検出回路の応答特性と
なり、雑音量出力端子４２より出力される。

発明が解決しようとする課題しかしながら、（１）上記の雑音除去回路のような構成
では、１フレームメモリ７の出力信号に対してクロマイ
ンバータ８を通してクロマ信号成分を反転させたり、ク
ロマインバータ８を通さすに１クロマ信号成分を反転させなかったりという、いわゆる
クロマインバータ８の０Ｎ−ＯＦＦ操作をユーザーがで
きない。ここで、バースト・輝度信号出力端子２からは
輝度信号だけでなくバースト信号も取り出すが、これは
ｒ１９８８年　テレビジョン学会全国大会　１５−３　
　高画質デジタルテレビ用ＬＳＩの開発　合邦　浄他」
でも発表されたようにバースト信号は、バースト信号の
フレーム和からＮＴＳＣ規格に合わない信号（非標準信
号）を検出する等の幅広い用途に使えるからである。し
かし、仮にユーザーがクロマインバータをＯＦＦできる
ようにすると、このバースト信号成分が雑音除去によっ
てゲインがおちてしまい、バースト・輝度信号出力端子
２からは本来のバースト信号が得られないという課題を
有していた。

また、（２）上記の雑音除去回路のような構成では、Ｋ
倍回路５のＫの値が複合映像信号に含まれる雑音成分と
動き画像の信号成分の量によって変化する。ここで、バ
ースト信号は、前記したように幅広い用途に使うので、
バースト信号部分だけ２はＫの値を固定して雑音量を一定にする必要があるが、
それができないという課題を有していた。

さらに、（３）上記のクロマインバータのような構成で
は、出力端子２２から入力端子２１の複合映像信号のク
ロマ信号成分の位相を反転して出力したり、反転せずに
そのまま出力したりといういわゆるり・ロマインバータ
の０Ｎ−ＯＦＦ動作かできない。また仮に入力端子２１
の信号と出力端子２２の信号をスイッチによって切換え
て上記動作を実現する場合には、クロマインバータの回
路の遅延と同じ遅延素子を入力端子２１とスイッチの間
に設ける必要があるという課題を有していた。

さらにまた、（４）上記の雑音検出回路のような構成で
は、複合映像信号の映像信号部分にフレーム間・ライン
間で相関のない信号を含む場合はそれを雑音成分として
誤検出してしまうという課題を有していた。

課題を解決するための手段上記課題を解決するために、（１）本発明の雑音除去回
路は、クロマインバータと、複合映像信号の水平同期信
号を取り出す水平同期再生回路と、遠隔制御装置（以降
リモコンとよぶ）で動作するマイクロコンピュータと、
前記水平同期再生回路の出力信号と前記マイクロコンピ
ュータの出力信号とを合成して前記クロマインバータを
ＯＮ・ＯＦＦする合成器とを設けたものである。

（２）本発明の雑音除去回路は、Ｋ倍回路と、複合映像
信号の水平同期信号を取り出す水平同期再生回路と、リ
モコンで動作するマイクロコンピュータと、合成回路の
出力信号と前記水平同期再生回路の出力信号と前記マイ
クロコンピュータの出力信号とを合成して前記に倍回路
のＫの値を制御する組み合せ回路とを設けたものである
。

（３）本発明のクロマインバータは、３．５８ＭＨｚハ
ンド・バス・フィルトと、３．５８ＭＩ（ｚバンド・バ
ス・フィルタの入力側又は出力側にＡＮＤ回路を設けた
ものである。

（４）本発明の雑音検出回路は、複合映像信号の垂直ブ
ランキング期間の１水平走査期間の雑音量を累積する１
水平走査期間累積回路（以降１Ｈ３積回路と呼ぶ）と、
１Ｈ累積回路の出力をｎフィールド平均するｎフィール
ド平均回路を設けたものである。

作用（１）本発明の雑音除去回路は上記した構成によって、
ユーザーがリモコンを用いてマイクロコンピュータを動
作させ、合成器を介してクロマインバータを自由にＯＮ
・ＯＦＦできる。また、ＯＦＦにした場合でも水平同期
再生回路の出力である水平同期信号が合成器を介してク
ロマインバータをＯＮにし、バースト期間だけは常にク
ロマインバータはＯＮとなって、バースト・輝度信号出
力端子からはバースト信号と輝度信号の両方を得ること
ができる。

（２）本発明の雑音除去回路は、上記した構成によって
、通常は合成回路の出力が組み合せ回路を介してに倍回
路を制御するが、ユーザーが自由にリモコンを用いてマ
イクロコンピュータを動作させ、Ｋ倍回路のＫの値を設
定することもできる。

また、仮にＫの値を小さく設定した場合でも水平■５同期再生回路の出力である水平同期信号が組み合せ回路
を介してに倍回路を制御しており、バースト信号部分に
対しては常に雑音除去度合いを固定することができる。

（３）本発明のクロマインバータは上記した構成によっ
て、ＡＮＤ回路を介して３．５８ＭＨｚハンド・バス・
フィルタの出力をＯＮ・ＯＦＦすることによってクロマ
インバータのＯＮ・ＯＦＦ動作を実現することができる
。

（４）本発明の雑音検出回路は、上記した構成によって
複合映像信号の垂直ブランキング期間の１水平走査期間
の雑音成分の量をｎフィールド期間（ｎ≧１）平均した
量を検出することができ、このため複合映像信号の映像
信号部分にフレーム間・ライン間で相関のない信号を含
む場合も、それを雑音成分として誤検出することがない
。

実施例以下本発明の第１の実施例の雑音除去回路について、図
面を参照しながら説明する。第１図は本発明の第１の実
施例における雑音除去回路のプロ６ツク図を示すものである。

第１図において、１は複合映像信号入力端子、３は複合
映像信号入力端子ｌに接続するＡＤ変換器、４はクロマ
インバータ８の出力からＡＤ変換器３の出力を減ずる減
算器、５は減算器４の出力論理値をに倍（０≦に≦Ｘ）
するに倍回路、６はＡＤ変換器３の出力とに倍回路５の
出力の和をとる加算器で、加算器６の出力は、１フレー
ムメモリ７、クロマインバータ８を介して減算器４に入
力する。９は減算器４の出力端に接続する雑音積分回路
、１０は減算器４の出力端に接続する動き検出回路、１
１は雑音積分回路９の出力と動き検出回路１０の出力を
入力とする合成回路で、合成回路１１の出力はに倍回路
５に供給する。１０１はユーザーが扱えるリモコンで、
超音波等を介してマイクロコンピュータ１０２を動作さ
せる。１０３は複合映像信号入力端子１に接続する水平
同期再生回路、１０４はマイクロコンピュータ１０２の
出力信号と水平同期再生回路１０３の出力信号を合成す
る合成器で、合成器１０４の出力端はクロマインバータ
８に接続する。また、加算器６の出力はバースト・輝度
信号出力端子２に接続する。なお、以上の１〜１１は第
７図の１〜１１と同一のものを示す。

以上のように構成された雑音除去回路について、以下第
１図を用いてその動作を説明する。

複合映像信号入力端子１より入力するテレビのアナログ
映像信号は、ＡＤ変換器３でデジタル信号に変換されて
減算器４と加算器６におのおの入力する。現在の複合映
像信号であるＡＤ変換器３の出力信号と、■フレーム前
の複合映像信号である１フレームメモリ７の出力信号は
減算器４で減算され、Ｋ倍回路５に入力する。テレビの
複合映像信号はフレーム周期で画像情報がくり返し送ら
れてくるが、フレーム間の自己相関性が非常に強く、フ
レーム間で減算すると複合映像信号は消え、雑音成分の
みが残る。また、複合映像信号のクロマ信号の位相は、
フレーム間で反転しており、単純な差ではクロマ成分か
に倍回路５に入力してしまうので、加算器６の出力信号
を１フレームメモリ７で１フレーム期間遅延させた後に
クロマインバータ８で複合映像信号に含まれるクロマ信
号の位相を反転させる。Ｋ倍回路５では、減算器４の出
力である雑音成分の論理値をに倍した値を出力し、加算
器６でＡＤ変換器３の出力である複合映像信号と加算し
て雑音成分を除去する。ここでに倍回路５のに＝％と設
定すると、加算器６の出力信号は、現在の複合映像信号
であるＡＤ変換器３の出力信号と、１フレーム前の複合
映像信号であるクロマインバータ８の出力信号の加算平
均出力である。このときＳ／Ｎ改善度は５ｄＢ程度であ
る。

結局、バースト・輝度信号出力端子２からは、雑音が除
去されたデジタルの複合映像信号が得られ、従ってバー
スト信号と輝度信号の両方が得られる。

Ｋ＝Ｏのときは、Ｋ倍回路５の出力がなくなるので、バ
ースト・輝度信号出力端子２からは、複合映像信号入力
端子１のアナログ信号をデジタルに変換しただけの信号
が得られる。このときＳ／Ｎは改善されない。９は減算
器４の出力信号から雑音成分のみを取り出して時間的に
平均する雑音積分回路、１０は減算器４の出力信号から
動き画像の９信号成分のみを検出して動き量を出力する動き検出回路
、１１は雑音積分回路９の出力と動き検出回路１０の出
力をある重みづけをして合成し、その出力でに倍回路５
のＫの値を制御する合成回路である。結局、雑音成分が
少ない場合や動き画像の信号成分が多い場合は、Ｋ倍回
路５のＫの値を小さくして雑音除去をおさえ、雑音成分
が多く、動き画像の信号成分が少ない場合は、Ｋ倍回路
５のＫの値を大きくして雑音除去を行うように働く。

以上は、クロマインバータ８を働かせた場合であるが、
クロマインバータ８はライン間の演算を行なうので画像
の斜め解像度が劣化するという欠点がある。そこでユー
ザーが解像度の高いソースに対してクロマインバータ８
の人出力を短絡したいときは、リモコン１０１を用いて
マイクロコンピュータ１０２を動作させ、合成器１０４
を介してクロマインバータ８をＯＦＦする。このＯＮ・
ＯＦＦ操作可能なりロンインバータ８にっていは、本発
明の第３の実施例で述べる。また、ユーザーがクロマイ
ンバータ８をＯＦＦしたときにもバースト０・輝度信号出力端子２からバースト信号を得るために、
水平同期再生回路１０３で複合映像信号入力端子１の複
合映像信号から水平同期信号のみを取り出し、合成器１
０４を介してバースト期間は必ずクロマインバータ８が
ＯＮになるようにする。

以上のように本実施例によれば、入出力を短絡すること
をも可能な、すなわち０Ｎ−ＯＦＦできるクロマインバ
ータ８と、複合映像信号の動き画像成分の量と雑音成分
の量に応じてＫの値が変化するに倍回路５と、複合映像
信号入力端子１の複合映像信号から水平同期信号を取り
出す水平同期再生回路１０３と、リモコン１０１でコン
トロールできるマイクロコンピュータ１０２と、マイク
ロコンピュータ１０２の出力信号と水平同期再生回路１
０３の出力信号を合成してクロマインバータ８のＯＮ・
ＯＦＦを切換える合成器１０４とを設けることにより、
ユーザーが自由にクロマインバータ８を０Ｎ−ＯＦＦで
き、なおかつクロマインバータ８をＯＦＦにした場合で
もバースト・輝度信号出力端子２からバースト信号と輝
度信号の両方を得ることができる。

次に本発明の第２の実施例の雑音除去回路について図面
を参照しながら説明する。第２図は本発明の第２の実施
例を示す雑音除去回路のブロック図である。

第２図において、１は複合映像信号入力端子、２はバー
スト・輝度信号出力端子、３はＡＤ変換器、４は減算器
、５はに倍回路、６は加算器、７は１フレームメモリ、
８はクロマインパーク、９は雑音積分回路、１０は動き
検出回路、１１は合成回Ｌ　　１０１はリモコン、１０
２はマイクロコンピュータ、１０３は水平同期再生回路
で、以上は第１図の構成と同様である。第１図の構成と
異なるのは、第１図ではマイクロコンピュータ１０２の
出力信号と水平同期再生回路１０３の出力信号を合成器
１０４で合成してクロマインバータ８に入力しているの
に対して、第２図ではマイクロコンピュータ１０２の出
力信号と水平同期再生回路１０３の出力信号と合成回路
１１の出力信号とを組み合せ回路１０５で合服してに倍
回路５に入力する点である。

上記のように構成された雑音除去回路について、以下そ
の動作を説明する。

通常は、合成回路１１から出力する動き画像成分と雑音
成分の合成量が、組み合せ回路１０５を介してに倍回路
５に入力し、Ｋの値を０〜＋Ａの範囲で制御する。ただ
し、ユーザーがソースの内容によって雑音除去の度合い
を固定、あるいはＯＦＦにしたい場合は、リモコン１０
１でマイクロコンピュータ１０２をコントロールし、組
み合せ回路１０５を介してに倍回路５のＫの値を固定に
する。このとき、合成回路１１の出力信号は組み合せ回
路１０５で無視される。また、水平同期再生回路１０３
の出力の水平同期信号が組み合せ回路１０５に入力して
いるのは、上記いずれの動作の場合もバースト信号部分
に対してはに倍回路５のに＝Ａ　＜雑音除去度合い最大
）にするためである。これは、バースト信号部分は画像
信号部分と違って動き成分が無いので、常に積極的に雑
音除去を行えばいいからである。

以上のように本実施例によれば、複合映像信号３の動き画像成分の量と雑音成分の量を合成する合成回路
１１と、複合映像信号入力端子１の複合映像信号から水
平同期信号を取り出す水平同期再生回路１０３と、リモ
コン１０１でコントロールできるマイクロコンピュータ
１０２と、マイクロコンピュータ１０２．の出力信号と
水平同期再生回路１０３の出力信号と合成回路１１の出
力信号を合成する組み合せ回路１０５と、組み合せ回路
１０５の出力信号でＫの値が変化するに倍回路５とを設
けることにより、雑音除去度合いを決定するに倍回路５
のＫの値を、複合映像信号の動き画像成分の量と雑音成
分の量から適応的に切換えることができ、また、ユーザ
ーがリモコンを用いて固定値にすることもでき、碗＝１
嘴場〒さらにいずれの場合でもバースト信号部分に対し
ては常に雑音除去度合いを最大（Ｋ−’Ａ＞にすること
ができるものである。

次に本発明の一実施例のクロマインバータについて、図
面を参照しながら説明する。第３図は本発明の第３の実
施例におけるクロマインハークの４ブロック図を示すのものである。

第３図において、２１は８ビットの入力端子、２５は入
力端子２１に接続する８ビットの１ラインメモリ、２６
は１ラインメモリ２５の出力端に接続する８ビットの１
ラインメモリ、２８は入力端子２１の信号と１ラインメ
モリ２６の出力信号を加算する９ビットの加算器である
。加算器２Ｂでは、オーバーフローを防ぐため、ＭＳＢ
　（９ビット目）に人力の８ビット目と同し信号を入力
している。以下、このように加算器や減算器のオーバー
フローを防くため、入力のＭＳＢを加算器や減算器の入
力のＭＳＢとＭＳＢの次のビットに接続してビット数を
１ビット増やすことをビット拡張とよぶ。２７は１ライ
ンメモリ２５の出力論理値を２倍する２倍回路で、出力
のＬＳＢは０．２ビット目からの９ビットまでの８ビッ
トは１ラインメモリ２５の出力を１ビットずつビットシ
フトした値である。２９は１０ビットの減算器で、加算
器２８の出力９ビットを１ビットだけビット拡張した信
号から、２倍回路２７の出力９ビットを１ビットだけ拡
張した信号を減ずる。

２３は減算器２９の出力に接続する３、５８ＭＨｚバン
ドパスフィルタで、入力ｌＯビット、出力９ビットでゲ
インＡである。３１は１ビットの切換端子である。

３２は９個のＡＮＤ回路で、３．５８ＭＨｚバンド・パ
ス・フィルタ２３の出力９ビット各々の信号に対して切
換端子３１の信号との論理積をとる。２４は１ラインメ
モリ２５の出力端に接続する８ビットの遅延回路である
。３３は９個のＡＮＤ回路３２の出力信号９ビットと、
遅延回路２４の出力信号を１ビットだけビット拡張した
９ビットの信号を加算する加算器で、加算器３３の出力
はりごツタ３０で８ビットにした後に出力端子２２に至
る。

以上のように槽底されたクロマインバータについて、以
下その動作を説明する。入力端子２１と１ラインメモリ
２５．２６と２倍回路２７と加算器２８と減算器２９は
、伝達関数がＨ（Ｚ）　＝（１−Ｚ−’）２のバンド・パス・フィルタを槽底している。テレビの映
像信号は、ライン間の自己相関が非常に強いので、減算
器２７の出力からは、入力端子２１の２の補数表現の複
合映像信号に含まれるクロマ信号成分のみを４倍のゲイ
ンで２の補数表現で取り出すことができる。３．５８Ｍ
Ｈｚバンド・パス・フィルタ２３では、減算器２９の出
力信号をさらに帯域制限して純粋のクロマ信号成分のみ
を取り出す。

３．５８ＭＨｚバンド・パス・フィルタ２３はゲインＡ
なので、結局、遅延回路２４の出力の複合映像信号に含
まれるクロマ信号成分と比べて、大きさ２倍で位相が反
転したクロマ信号成分と信号成分が３．５８ＭＨｚバン
ド・パス・フィルタ２３の出力が得られる。ここで、切
換端子３１の信号の論理値が“１゛′のときは、３．５
８ＭＨｚバンド・パス・フィルタ２３の出力信号と遅延
回路２４の出力信号を１ビットだけビット拡張した信号
が加算器３３で加算されて、クロマ信号成分のみが位相
反転した複合映像信号がリミッタ３０を介して出力端子
２２から得られる。切換端子３１の信号の論理値が“０
゛′のときは、９個のＡＮＤ回路３２の出力論理値が“
０゛になるので、入力端子２１と出力端子２２の信号は
同じになる。なお、遅延回路２４は３．５８ＭＨｚバン
ド・７パス・フィルタ２３の遅延と同じ遅延を与えるものであ
る。また、入力端子２１から加算器３３の出力までのゲ
インが１に設計されているのにり５ツタ３０を設けてい
るのは、３．５８ＭＨｚバンド・パス・フィルタ２３の
中の演算で、論理値をＡ倍にするときにＬＳＢを切り捨
てるため正確に％にならず、さらにその値に加算や減算
を行うことで、８ビットではオーバーフローしてしまう
ことがあるからである。

以上のように本実施例によれば、３．５８ＭＨｚバンド
・パス・フィルタ２３の出力に接続するＡＮＤ回路３２
を設けることで、出力端子２２から、入力端子２１の複
合映像信号のクロマ信号成分の位相を反転して出力した
り、反転せずにそのまま出力したりという、いわゆるク
ロマインバータの０Ｎ−ＯＦＦ動作を切換端子３１の信
号を用いて実現できる。

↓ また、上記実施例の９個ＡＮＤ回路３２は、３．５８Ｍ
Ｈｚバンドパス・フィルタ２３のの出力端に接続してい
るが、この代りに３．５８ＭＨｚバンドパス・フィルタ
２３の入力側に１０個のＡＮＤ回路を設けて、８１０ビットの信号各々に対して切換端子３１の１ビット
の信号との論理積をとっても同様の動作が実現できる。

次に本発明の一実施例における雑音検出回路について図
面を参照しながら説明する。第４図は本発明の第４の実
施例における雑音検出回路のブロック図を示すものであ
る。第４図において、７は１フレームメモリ、８はクロ
マインバータ、４は減算器、９は雑音積分回路でここま
では第１図の槽底で示した通りである。減算器４の出力
端に接続する雑音積分回路９は、３．５８ＭＨｚバンド
・パス・フィルタ４３と絶対値回路４４とリミッタ４５
と１Ｈ累積回路４６とｎフィールド平均回路４７が縦続
接続しており、ｎフィールド平均回路４７の出力端が雑
音量出力端子４２に接続する。４１は雑音検出入力端子
である。

以上のように槽底された雑音検出回路について、以下第
４図を用いてその動作を説明する。

まず雑音検出入力端子４１より入力する複合映像信号は
１フレームメモリ７でｌフレーム期間遅延し、クロマイ
ンバータ８でクロマ信号成分のみ位相を反転した後に減
算器４で雑音量、出入力端子４１の複合映像信号から減
算されて、雑音成分が取り出される。さらに、減算器４
の出力は３．５８ＭＨｚバンド・パス・フィルタ４３で
帯域制限して純粋の雑音成分のみを取り出し、絶対値回
路４４で符号をおとして大きさの成分のみ巻とし、すξ
ツタ４５で最大値を制限した後に１Ｈ累積回路４６に入
力する。

１Ｈ累積回路４６では、垂直のブランキング期間の１水
平走査期間におけるリミッタ４５の出力信号を累積し、
さらにｎフィールド平均回路４７は、１Ｈ累積回路４６
の出力信号のｎフィールド（ｎ≧１）の平均値を雑音量
出力端子４２に出力する。

次に、１Ｈ累積回路４６の具体例について図面を参照し
ながら説明する。第５図は、一実施例における１Ｈ累積
回路４６の回路図を示す。第５図において、５０は第４
図のリミッタ４５の出力端に接続するｍビットの１Ｈ累
積入力端子である。クロック入力端子５１と水平同期信
号入力端子５２は１６分周回路５３に接続する。５５は
垂直同期信号入力端子５４をデータ入力とし、水平同期
信号入力端子５２をクロック入力とするＤクリップ・フ
ロップで、５６はに個のＡＮＤ回路５７の出力にビット
をデータ入力とし、１６分周回路５３の出力をクロック
入力とするに個のＤフリップ・フロップである。５８は
に個のＤフリップ・フロップ５６のにビットの出力を入
力とするオーバーフロー検出回路、５９はＩ　Ｈは累積
入力端子５０のｍビットの信号各々に対してオーバーフ
ロー検出回路５８の１ビットの出力との論理積をとるｍ
個のＡＮＤ回路、６０はに＠のＤフリップ・フロップ５
６のにビットの出力信号とｍ個のＡＮＤ回路５９のｍビ
ットの出力信号とを加算する加算器、５７は加算器６０
のにビットの出力信号各々に対してＤフリップ・フロッ
プ５５の１ビットの出力信号との論理積をとるに個のＡ
ＮＤ回路である。６１はに個のＤフリップ・フロップ５
６の出力にビットのうち上位ｌビット（Ｎ≦ｋ）を取り
出した１Ｈ累積出力端子で、第４図のｎフィールド平均
回路４７に接続する。

以上のように構成された１Ｈ累積回路４６につい１て、以下第５図を用いてその動作を説明する。

１Ｈ累積入力端子５０とに個のＤフリップ・フロップ５
６とに個のＡＮＤ回路５７とオーバーフロー検出回路５
８とｍ個のＡＮＤ回路５９と加算器６０は累積回路を構
成している。１Ｈ累積入力端子５０のｍビットの信号は
に個のＤフリップ・フロップ５６のクロック入力が立ち
上がるごとにに個のＤフリップフロップ５６の出力信号
と加算器６０で加算され、ｋビットの累積出力信号かに
個のＤフリップ・フロップ５６の出力から得られる。１
Ｈ累積出力端子６１は、このにビットの累積出力信号の
上位ｉビットを出力する。また、このにビットの累積出
力信号と１Ｈ累積入力端子５０の信号とを加算器６０で
加ｍ個のＡＮＤ回路５９の出力論理値をＯにしてオーバ
ーフローを防ぐ。ここで、垂直同期信号入力端子５４か
らはパルス幅が１水平走査期間幅の立垂同期信号が入力
し、Ｄフリップ・フロップ５５において水平同期信号入
力端子５２の水平同期信号でラッ２チして、ｋ個のＡＮＤ回路５７に入力しているので、上
記の累積回路は垂直のブランキング期間の１水平走査期
間に対してたり働く。また、１６分周回路５３は、クロ
ック入力端子５１のクロック信号を１６分周した信号を
に個のＤフリップ・フロップ５６に入力するが、水平同
期信号入力端子５２の水平同期信号で１水平走査期間ご
とにリセットがかかるようになっている。前記累積回路
は１６分周回路５３の出力からクロック信号を１６分周
したパルスが出るごとに累積計算を行なう。結局、垂直
ブランキング期間の１水平走査期間だけ、ＬＨ累積入力
端子５０のｍビットの信号を、１６分周回路５３の出力
パルスが立ち上がるごとに累積して、１Ｈ累積出力端子
６１から出力する。

次に第４図のｎフィールド平均回路４７の具体例につい
て図面を参照しながら説明する。第６図は、一実施例に
おけるｎフィールド平均回路４７の回路図を示しており
、ｎ＝４の場合を示している。第６図において、７０は
第４図の１Ｈ累積回路４６の出力に接続するｌビットの
平均入力端子である。℃個のＡＮＤ回路７１は、平均入
力端子７０のｌビットの各々の信号に対してクリア端子
７５の信号との論理積をとってｌビットのＤフリップ・
フロップ７６に人力する。同様に、１個のＡＮＤ回路７
２．７３７４は、ｉ個のＤフリップ・フロップ７６、７
７、７８の出力信号各々に対してクリア端子７５の信号
との論理積をとって１個のＤフリップ・フロップ７７、
７８７９に入力する。８０はＮ０７回路で、垂直同期信
号入力端子５４の信号を反転して１個のＤフリップ・フ
ロップ７６、７８．７９のクロック入力とする。１個の
Ｄフリップ・フロップ７６、７７、７８．７９の出力信
号は加算器８１で加算され、８２の１７４倍回路を介し
て１Ｈ累積端子８３に至る。平均出力端子８３は、第４
図の雑音量出力端子４２に接続する。

以上のように槽底されたｎ＝４の場合のｎフィールド平
均回路について、以下第６図を用いてその動作を説明す
る。

クリア端子７５の信号の論理値が０”′のときは１個の
ＡＮＤ回路７１．７２．７３．７４の出力論理値は′“
Ｏ″となり、平均出力端子８３の出力は“０゛′となる
。クリア端子７５の信号の論理値が“１′”のときは平
均入力端子７０の信号が１個のＤフリップ・フロップ７
６に入力し、１個のＤフリップ・フロップ７６、７７、
７７、７８の出力信号が各々、１個のＤフリップ・フロ
ップ７７、７８．７９に入力する。ＮＯＴ回路８０によ
り、垂直同期信号入力端子５４の信号の立ち下りで１個
のＤフリップ・フロップ７６、７７７８、７９はデータ
をラッチするので、１個のＤフリップ・フロップ７６、
７７、７８．７９の出力からは各々、平均入力端子７０
の１フィールド遅れの信号、２フィールド遅れの信号、
３フィールド遅れの信号、４フィールド遅れの信号が得
られる。加算器８１でその４フイ一ルド期間の信号を加
算し、１／４倍回路８２で１／４倍して、結局平均入力
端子７０の４フイ一ルド期間の平均値が平均出力端子８
３から得られる。

以上のように、１Ｈ累積回路４６とｎフィールド平均回
路４７を設けることにより、垂直のブランキング期間の
１水平走査期間の雑音成分の量をｎフィールド期間で平
均して雑音量とすることができ５る。

発明の効果以上のように、本発明の雑音除去回路によれば、クロマ
インバータと、複合映像信号の水平同期信号を取り出す
水平同期再生回路と、リモコンで動作するマイクロコン
ピュータと、前記水平同期再生回路の出力信号と前記マ
イクロコンピュータの出力信号とを合成して前記クロマ
インバータをＯＮ・ＯＦＦする合成器とを設けることに
より、ユーザーが自由にクロマインバータを０Ｎ−ＯＦ
Ｆでき、なおかつＯＦＦにした場合でもバースト・輝度
信号出力端子からバースト信号と輝度信号の両方を得る
ことができる。

また、本発明の雑音除去回路によれば、Ｋ倍回路と、複
合映像信号の水平同期信号を取り出す水平同期再生回路
と、リモコンで動作するマイクロコンピュータと、合成
回路の出力信号と水平同期再生回路の出力信号とマイク
ロコンピュータの出力信号とを合成して前記に倍回路の
Ｋの値を制御する組み合せ回路とを設けることにより、
雑音除６表皮合いを決定するに倍回路のに値を、複合映像信号の
動き画像成分の量と雑音成分の量から適応的に切換える
ことができ、また、ユーザーがリモコンを用いて固定値
にすることもでき、さらにいずれの場合でもバースト信
号部分に対しては常に雑音除去度合いを固定することが
できる。

さらに本発明のクロマインバータによれば、３．５８Ｍ
Ｈｚバンドパス・ブイルタと、３．５８ＭＨｚバンド・
パスフィルタの入力側又は出力側にＡＮＤ回路を設ける
ことにより、クロマインバータの０Ｎ−ＯＦＦ動作を実
現するこができる。

さらにまた、本発明の雑音検出回路によれば、複合映像
信号の垂直ブランキング期間の１水平走査期間の雑音量
を累積する１Ｈ累積回路と、１Ｈ累積回路の出力をｎフ
ィールド平均するｎフィールド平均回路を設けることに
より、複合映像信号の垂直ブランキング期間の１水平走
査期間の雑音成分の量をｎフィールド期間（ｎ≧１）平
均した量を検出することができ、このため複合映像信号
の映像信号部分にフレーム間・ライン間で相関のない信
号を含む場合も、それを雑音成分として誤検出すること
がないという利点を有する。

【図面の簡単な説明】

第１図は、本発明の第１の実施例における雑音除去回路
のブロック図、第２図は本発明の第２の実施例における
雑音除去回路のブロック図、第３図は本発明の第３の実
施例におけるクロマインバータのブロック図、第４図は
本発明の第４の実施例における雑音検出回路のブロック
図、第５図は第４図の１Ｈ累積回路の回路図、第６図は
第４図のｎフィールド平均回路の回路図、第７図は従来
の雑音除去回路のブロック図、第８図は従来のクロマイ
ンバータのブロック図、第９図は従来の雑音検出回路の
ブロック図である。１・・・・・・複合映像信号入力端子、２・・・・・・
バースト・輝度信号出力端子、３・・・・・・ＡＤ変換
器、４・・・・・・減算器、５・・・・・・Ｋ倍回路、
６・・・・・・加算器、７・・・・・・１フレームメモ
リ、８・・・・・・クロマインバータ、９・・・・・・
雑音積分回路、１０・・・・・・動き検出回路、１１・
・・・合成回路、１０１・・・・・・リモコン、１０２
・・・・・・マイクロコンピュータ、１０３・・・・・
・水平同期再生回路、１０４・・・・・・合成器、１０
５・・・・・・組み合せ回路、２１・・・・・・入力端
子、２２・・・・・・出力端子、２３・・・・・・３．
５８ＨＭｚバンド・パス・フィルタ、２４・・・・・・
遅延回路、２５．２６．１１０・・・・・・１ラインメ
モリ、２７・・・・・・２倍回路、２８．３３．１１２
・・・・・・加算器、２９．１１１・・・・・・減算器
、３０・・・・・・ＩＪ　、ｉツタ、３１・・・・・・
切換端子、３２・・・・・・ＡＮＤ回路、４１・・・・
・・雑音検出入力端子、４２・・・・・・雑音量出力端
子、４３・・・・・・３．５８ＭＨｚバンド・バス・フ
ィルタ、４４・・・・・・絶対値回路、４５・・・・・
・すξツタ、４６・・・・・・１Ｈ累積回路、４７・・
・・・・ｎフィールド平均回路、５０・・・・・・ＬＨ
累積入力端子、５１・・・・・・クロック入力端子、５
２・・・・・・水平同期信号入力端子、５３・・・・・
・１６分周回路、５４・・・・・・垂直同期信号入力端
子、５５・・・・・・Ｄフリップ・フロップ、５６・・
・・・・ｋ個のＤフリップ・フロップ、５７・・・・・
・ｋ個のＡＮＤ回路、５Ｂ・・・・・・オーバーフロー
検出回路、５９・・・・・・ｍ個のＡＮＤ回路、６０・
・・・・・加算器、６１・・・・・・１Ｈ累積出力端子
、７０・・・・・・平均回路入力端子、７１゜７２、７
３．７４・・・・・・１個のＡＮＤ回路、７５・・・・
・・クリア入力端子、７６、７７、７８．７９・・・・
・・乏個のＤフリップ９フロップ、８０・・・・・・ＮＯＴ回路、８１・・・・
・・加算器、８２・・・・・・１／４倍回路、８３・・
・・・・平均出力端子、２００・・・・・１ライン遅延
線、２０１・・・・・・減線器、２０２・・・・・・比
較器、２０３・・・・・・カウンター、２０４・・・・
・・カウンター、２０５・・・・入力制御回路、２０６
・・・・・・積分回路、２０７・・・・・・基準レベル
。

Claims

【特許請求の範囲】

（１）複合映像信号入力端子と、入力された複合映像信
号を１フレーム期間遅延する１フレームメモリと、前記
１フレームメモリの出力端に接続するクロマインバータ
と、前記クロマインバータの出力信号から前記複合映像
信号を減ずる減算器と、前記減算器の出力論理値をＫ倍
するＫ倍回路と、前記減算器の出力信号を用いて前記Ｋ
倍回路のＫの値を制御する手段と、前記Ｋ倍回路の出力
信号と前記複合映像信号を加算する加算器と、前記複合
映像信号から水平同期信号を取り出す水平同期再生回路
と、遠隔制御装置で動作するマイクロコンピュータと、
前記水平同期再生回路の出力信号と前記マイクロコンピ
ュータの出力信号を合成して前記クロマインバータを制
御する合成器と、前記加算器の出力端に接続するバース
ト・輝度信号出力端子とを備えた雑音除去回路。
（２）複合映像信号入力端子と、入力された複合映像信
号を１フレーム期間遅延する１フレームメモリと、前記
１フレームメモリの出力に接続するクロマインバータと
、前記クロマインバータの出力信号から前記複合映像信
号を減算する減算器と、前記減算器の出力論理値をＫ倍
するＫ倍回路と、前記減算器の出力に接続する雑音積分
回路と、前記減算器の出力に接続する動き検出回路と、
前記雑音積分回路の出力と前記動き検出回路の出力に接
続する合成回路と、前記複合映像信号から水平同期信号
を取り出す水平同期再生回路と、遠隔制御装置で動作す
るマイクロコンピュータと、前記合成回路の出力信号と
前記水平同期再生回路の出力信号と前記マイクロコンピ
ュータの出力信号とを合成して前記Ｋ倍回路のＫの値を
制御する組み合せ回路と、前記Ｋ倍回路の出力信号と前
記複合映像信号とを加算する加算器と、前記加算器の出
力端に接続するバースト・輝度信号出力端子とを備えた
雑音除去回路。
（３）３．５８ＭＨｚバンドパス・フィルタと３．５８
ＭＨｚバンドパス・フィルタの入力側又は出力側にＡＮ
Ｄ回路を備えたクロマインバータ。
（４）複合映像信号を１フレーム期間遅延させる１フレ
ームメモリと、前記１フレームメモリの出力端に接続す
るクロマインバータと、前記クロマインバータの出力信
号から前記複合映像信号を減ずる減算器と、前記減算器
の出力端に接続する３．５８ＭＨｚバンド・パス・フィ
ルタと、前記バンド・パス・フィルタの出力端に接続す
る絶対値回路と、前記絶対値回路の出力端に接続するリ
ミッタと、前記リミッタの出力端に接続する１水平走査
期間累積回路と、前記１水平走査期間累積回路の出力端
に接続するｎフィールド平均回路とを備えた雑音検出回
路。
（５）１水平走査期間累積回路が、リミッタの出力端に
接続するｍビットの１Ｈ累積入力端子と、クロック入力
加端子と、水平同期信号入力端子と、前記クロック入力
端子と前記水平同期信号入力端子に接続するｎ分周回路
と、ｋ個のＡＮＤ回路の出力ｋビットをデータ入力とし
前記ｎ分周回路の出力をクロック入力とするに個のＤフ
リップ・フロップと、前記ｋ個のＤフリップ・フロップ
の出力に接続するオーバフロー検出回路と、前記１Ｈ累
積入力端子のｍビットの信号各々に対して前記オーバー
フロー検出回路の１ビットの出力信号との論理積をとる
ｍ個のＡＮＤ回路と、前記ｋ個のＤフリップ・フロップ
のｋビットの出力信号と前記ｍ個のＡＮＤ回路のｍビッ
トの出力信号とを加算する加算器と、前記加算器のｋビ
ットの出力信号各々に対して１Ｈ幅のパルスの垂直同期
信号との論理積をとるｋ個のＡＮＤ回路と、前記ｋ個の
Ｄフリップ・フロップの出力ｋビットのうち上位ｌビッ
トを取り出して前記ｎフィールド平均回路に入力する１
Ｈ累積出力端子とからなる特許請求の範囲第４項記載の
雑音検出回路。