JP2623842B2 - 非標準信号検出回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、IDTV（Improved Television）等に使用さ
れる非標準信号（放送方式規格に合致しない信号）の検
出回路に関するものである。

（従来の技術） 近年、エレクトロニクス技術の進歩により、大容量メ
モリを家庭用映像機器に導入し、機能・性能の向上を図
ることが可能になってきた。例えばIDTVにおけるフレー
ムメモリを用いた適応型YC分離である。その際に重要な
のは、非標準信号の扱いである。家庭用の映像信号源と
しては多種のものが、すでに存在し、それらの信号源に
も対応できるようにしないと、家庭用機器としては成立
しない（日経エレクトロニクス 1987 10−19 NO.432
P.P.102〜105参照）。

IDTV以外でも、一般に、デジタル信号処理は、規格に
合った信号を対象した場合に特有な回路を構成する場合
が、しばしばあり、規格外の信号が入力された場合は、
それを検出して回路を切替える必要があり、その点で非
標準信号の検出技術が重要になってくる。IDTVにおける
非標準検出回路の従来文献として、「高画質デジタルテ
レビ用LSIの開発」1988年テレビジョン学会全国大会今
井他がある。

以下、図面を参照しながら、上述した従来の非標準信
号検出回路の一例について説明する。第５図は、従来の
非標準信号検出回路を含むIDTVのブロック図である。

第５図において、１は映像信号の入力端子で、ここで
は、NTSC放送方式の複数映像信号が入力されているもの
とする。５はフレームメモリで、入力された複合映像信
号を１フレーム期間遅延して出力する。16はフレームく
し形フィルタ、７はラインくし形フィルタで、共に複合
映像信号から輝度信号（Ｙ）と色信号（Ｃ）とを分離す
るフィルタである。NTSC規格における色副搬送波の周波
数（fsc），水平走査周波数（fH），垂直走査周波数（f
v）の相互関係は次式のように定められている。

fsc＝1/2×455×fH …… fsc＝1/2×455×525×（fv/2） …… つまり、色副搬送波の周波数（fsc）は、水平操作周
波数（fH），フレーム周波数（fv/2）の両方に対して、
1/2×（奇数）倍であり、水平走査周期、フレーム周期
で色副搬送波の位相が反転することを示している。

式を利用したY/C分類がラインくし形フィルタ７であ
り、式を利用したY/C分離がフレームくし形フィルタ
６である。後者は静止した映像に対しては理想的な特性
を示すが、動画に対してフレーム間演算を行うと色信号
と輝度とが混り合い大きな両質劣化が生じる。そこで、
映像のうちの動いている領域（フレーム間相関のない領
域）に対してはラインくし形フィルタ７を使用するの
が、IDTVにおける動き適応型Y/C分離の考え方である。
８は第１の合成回路で、フレームくし形フィルタ６とラ
インくし形フィルタ７との出力の一方を選択して出力す
る。９は動き検出回路で、フレームメモリ５の入出力か
ら信号を得てフレーム相関を判定し、第１の合成回路８
を制御する。10はフィールドメモリで、第１の合成回路
８の出力信号を一垂直走査期間分遅延して出力する。11
はラインメモリで、第１の合成回路８の出力信号を一水
平走査期間分遅延して出力する。12は第２の合成回路
で、第１の合成回路8,フィールドメモリ10,ラインメモ
リ11の各出力を信号入力とし、動き検出回路９により制
御される。13は倍速変換部で、第１の合成回路８からの
現信号出力と、第２の合成回路12からの走査線補間信号
出力とを入力する。14は倍速映像信号の出力端子で、倍
速変換部13の出力端である。15は非標準信号判定回路
で、内部構成例については、第７図を参照して後で説明
を行う。16はクロック発生回路で、ここでは、映像信号
の入力端子１から入力される信号から水平周期パルスを
分離して、逓倍する方式によるクロック発生を行ってい
る。17はクロック出力端子である。18は非標準判定出力
端子で、20は非標準判定入力端子で、各々、非標準信号
判定回路15の出力端と入力端である。22は加算器で、フ
レームメモリ５の入出力の信号を加算して、その出力は
非標準判定入力端子20に接続されている。

以上のように構成された非標準信号検出回路を含むID
TVの動作を説明する。信号処理系は大きく２つのブロッ
クから構成されている。動き適応型Y/C分離部と動き適
応型順次走査変換部であり、前者はフレームメモリ5,フ
レームくし形フィルタ6,ラインくし形フィルタ7,第１の
合成回路８で構成され、後者は、フィールドメモリ10,
ラインメモリ11,第２の合成回路12,倍速変換部13とで構
成される。標準信号に対しては、共に動き検出回路９の
出力によって次表のように適応制御される。

映像信号の入力端子１から入力される信号が、前述の
式の色副搬送周波数（fsc）と、フレーム周波数（fv/
2）との関係を満たさぬ時、例えば家庭用VTR再生信号の
ような信号の時、上表のように第１の合成回路８の出力
を動き適応制御を行うと、例えば、誤ってフレームくし
形フィルタ６の出力が選択されると、色信号が輝度信号
に混入し、大きな画質劣等化が生じる。これは、動き検
出回路９のアルゴリズムが、標準信号が入力されること
を想定しているためである。従って、非標準信号検出回
路でそのような不都合を防止している。この従来例で
は、非標準検出回路は、加算器22と、非標準信号判定回
路15とで構成されている。非標準判定出力端子18は、第
１の合成回路8,第２の合成回路12,クロック発生回路16
とに接続されている。非標準信号と判定した場合には、
第１の合成回路8,第２の合成回路12の出力が、動き領域
の処理を選択するよう制御を行う。又、クロック発生回
路16のPLLの時定数制御も各々の場合で最適になるよう
切替える。

次に、非標準判定回路15の内部構成について、第７図
を参照して説明する。第７図において、18は非標準判定
出力端子、20は非標準判定入力端子で、第５図の同一番
号の部分に対応する入出力端子である。

41は水平同期パルスの入力端子で、入力された映像信
号のバースト位相に合わせて０から１になる正パルス信
号が入力されているものとする。42は垂直同期パルスの
入力端子で、垂直帰線期間内は１であるような正パルス
信号が入力されているものとする。43はラッチ、58は色
副搬送周波数成分を抜き取るバンドパスフィルタ、59は
絶対値回路、60はピーク検出回路、70は比較器、71はデ
ータ設定端子、75は加算器、76は６ビットクライ端子付
ラッチ、77は１ビットラッチ、78はクリア端子付１ビッ
トラッチ、79はインバータ、80〜82は１ビットラッチ、
83はORゲートである。

以上のように構成された非標準信号判定回路15の動作
について、以下、説明する。

非標準判定入力端子20には、第５図に示すように、フ
レームメモリ５の入出力の和を加算器22で演算した結果
が入力されていて、以後、バンドバスフィルタ58で3.58
MHz成分を抽出し、絶対値回路59で振巾成分をとり出
す。ピーク検出回路60では、一水平走査期間あたり910
画素として、隣り合う３画素のデータのうち最大のもの
を検出してラッチ43へと出力する。ラッチ43のクロック
端子は、水平同期パルス入力端子41に接続されており、
各水平走査周期のバースト位置のデータをサンプル・ホ
ールドする。比較器70は、ラッチ43の出力を、データ設
定端子71から入力される閾値データと比較して１ビット
データを出力する。入力された映像信号が標準信号の場
合、フレーム間和を加算器22で演算するとバーストはフ
レーム間で逆位相（前述の式）の信号であるから、バ
ースト部分の3.58MHz成分はなくなり、ラッチ43の出力
データは０、すなわち比較器70の出力は０となる。入力
された映像信号が非標準の場合、前述の 式からの変動
分に応じて、ラッチ43の出力データが大きくなる。最大
となるのは、フレーム間でバースト信号の位相が同相の
場合である。データ設定端子71で定める閾値以上に規格
に対する変動が大きい場合に、比較器70の出力は１とな
る。加算器75,ラッチ76は、６ビットの計算器を構成し
ている。垂直帰線期間内では、垂直同期パルス入力端子
42は１、インバータ79の出力は０で、ラッチ76,77の値
は０に設定される。一方加算器75の動作は、 ただし、Ａ＝（A5 A4 A3 A2 A1 Ａφ）はラッチ
76の６ビット出力であり、Ｂ＝（Ｂφ）は比較器70の出
力であり、Ｓ＝（S5 S4 S3 S2 S1 Ｓφ）は加算器
75の６ビット出力であり、▲▼は加算器75のキャリ
ー出力である。ラッチ76の出力、すなわち加算器75のＡ
入力が０のとき、加算器75のCO出力は０であり、つま
り、ラッチ77の出力は、垂直帰線期間内で０に設定され
る。次に、垂直帰線期間を抜けて、垂直同期パルス入力
端子42が０になると、計数動作が開始される。すなわ
ち、水平同期パルス入力端子41からパルスが入力される
ごとく、加算帰75で、式の演算が行われ、ラッチ76の
出力値が更新される。比較76の出力が１の時は、ラッチ
76の出力は１つ増加し、０の時は過去の値が保持され
る。加算器75のＡ入力の６ビットが全て１の時に、さら
に、Ｂ入力に１が入力されると、式により▲▼出
力が１となる。意味合いとしては、一垂直帰線期間内
に、累計で64回以上の水平走査期間にわたり、比較器70
の出力が１（非標準）のときに相当する。加算器75の▲
▼出力が１になると、ラッチ77の出力が１になり、
ラッチ78のクロック端子が０から１に変化する。ラッチ
77のデータ入力は１に固定しているので、このクロック
端子の変化によりラッチ78の出力は１となり、非標準判
定出力端子18の出力はORゲート83を介して１となり、非
標準制御が行われる。ラッチ80,81,82のクロック端子
は、垂直同期パルス入力端子42に接続されており、ラッ
チ78の出力データが、垂直周期で順にシフトしていく。
ORゲート83は、ラッチ78,80,81,82の出力の論理和をと
って、非標準判定出力端子18に出力する。つまり、一
度、非標準との判定をすると、その結果を３垂直周期の
間は保持する。

（発明が解決しようとする課題） しかしながら、上記のような構成では、次のような課
題を有していた。

（１）フレーム間相関（すなわち、１フレーム昔のデー
タを期待値として、新しいデータ入力と比較する。前述
の従来例ではバースト部分のフレーム間和である。）に
より非標準検出を行うわけであるが、S/Nの悪い映像信
号が入力された場合は、期待値自体が不確実であり、判
定が不安定になる場合があった。

（２）入力される映像信号が標準と非標準の中間的な特
性を示すものが最近増加してきた。例えば、簡易TBC入
りの家庭用VTR等である。色副搬送波の位相が、フレー
ム間で完全な反転関係を持ってはいないが、過去の家庭
用VTRに比較すると、規格に対する変動分が少ない。こ
の場合、水平走査期間単位で１ビットの情報を得て、そ
れを元に非標準判定したのでは情報量で不足し、標準と
非標準の中間的な特性を持つ映像機器に、きめ細かな対
応ができない。

（３）逆に、きめ細かな対応を行う回路構成にすると、
例えば放送波を受信中に、飛行機によりフラッター性雑
音を受ける等、急激な映像信号特性の変化があった場合
への対応が不十分になる。

（４）どのような方法で非標準検出を行うにせよ、最終
的には、フレームくしを使うか、使わないかの0/1の判
定が必要である。（３）で述べたように、中間的規制を
持つ信号に対応するには、非標準判定結果を時間方向に
引き伸ばすだけでは対応できない。

（課題を解決するための手段） 上記課題を解決するために、本発明の非標準検出回路
は、入力信号を１フレーム期間遅延するフレームメモリ
と、前記フレームメモリの出力信号に含まれるクロマ信
号成分のみの位相を反転するクロマインバータと、前記
映像信号と前記クロマインバータの出力信号との差信号
を出力する減算器と、前記減算器の出力信号と前記映像
信号との和信号を前記フレームメモリに出力する加算器
とを備え、前記減算器の出力信号に基づいて標準信号か
非標準信号かを判別する構成としたものである。

（作 用） 本発明は上記した構成によって、前述の各課題に対し
て次のように解決を図る。

（１）フレーム巡回型雑音除去回路の出力をもって期待
値とし、新しいデータ入力とのフレーム相関を検出する
ことで、期待値の安定性を高め、安定な非標準検出を行
う。

（２）入力された映像信号の規格に対する変動分を水平
走査期間単位で多値に量子化し、これを一垂直走査期間
にわたって累積加算する定常性検出回路を設けることに
より、特に標準に近い非標準信号に対する情報をより多
く得て、きめ細かく対応する。

（３）急激な映像信号の特性変化に対しては、ピーク性
検出回路によりその変化を検出し、検出されると同時
に、非標準制御のモードに入る。

（４）非標準判定にあたり、過去の状態が標準状態の場
合は標準状態になりやすいように、又、非標準状態の場
合は非標準状態になりやすいように、非標準判定用比較
器の閥値の制御を行い、標準−非標準の中間的な特性を
持つ映像信号に対しても、安定な判定結果を得ることが
できる。

（実施例） ［実施例１］ 以下、本発明の一実施例の非標準信号検出回路につい
て、図面を参照しながら説明する。

第１図は、本発明の一実施例における非標準信号検出
回路を含むIDTVのブロック図を示すものであり、１は映
像信号の入力端子、５はフレームメモリ、６はフレーム
くし形フィルタ、７はラインくし形フィルタ、８は第１
の合成回路、９は動き検出回路、10はフィールドメモ
リ、11はラインメモリ、12は第２の合成回路、13は倍速
変換部、14は倍速映像信号の出力端子、15は非標準判定
回路、16はクロック発生回路、17はクロック出力端子、
18は非標準判定出力端子、20は非標準判定入力端子で、
以上は、第５図の従来例の同一番号のものに対応する。

第５図の従来例に対して付加されているのは、減算器
２、Ｋ倍（Ｋ＝０〜1/2）の乗算器３、加算器４、21の
クロマインバータである。これらは、フレームメモリ５
と共に、フレーム巡回型ノイズリデューサを構成してい
る。

以上のように構成された非標準検出回路を含むIDTVに
ついて、以下、第６図の波形図を参照してその動作を説
明する。第６図の波形図は、フレーム間演算により、バ
ーストの一部の波形がどのように処理されるかを示して
いる。まず、波形ａは映像信号の入力端子１におけるバ
ーストの一部分の波形例である。このバースト部分に単
発性のノイズが乗った場合を考える。説明の簡易化のた
め、ノイズを乗せる部分以外のバーストは、全て正常と
する。波形b,cは、従来例の第５図のように、フレーム
巡回型ノイズリデューサが、かかってない場合について
考案している。波形ｂのようなフレームメモリ５の出力
信号とする。丁度１フレーム昔に、バースト部分に単発
ノイズが乗っていた場合である。この時、加算器22でフ
レーム間和を演算すると、波形Ｃのように本来のバース
ト信号成分は除去されるものの、単発のノイズは、その
まま非標準判定入力端子20に伝搬する。

次に、本発明のようにフレーム巡回型雑音除去回路を
構成している場合で、乗算器３のＫ＝1/2として考察す
る。クロマインバータ21は、色副搬送波の位相を反転す
る回路であり、フレームメモリ５の出力にクロマインバ
ータ21を付加することで、減算器２の入力時点において
は、映像信号の入力端子１とクロマインバータ21の出力
とのバーストは同一位相、振巾となる。したがって波形
ｂのように単発ノイズが乗った信号が、映像信号の入力
端子１に入力された時点で、減算器２の出力には、単発
ノイズの逆相成分が出てくる。これを乗算器３で1/2し
て、加算器４で元の信号に加えると、加算器４の出力は
波形ｄのように、波形ｂに比してノイズ振巾が1/2とな
る。１フレーム期間の後、フレームメモリ５からこの信
号が出力され、クロマインバータ21に入力される。クロ
マインバータ21が２ラインくし形フィルターで構成され
ていると仮定すると、本来のバースト信号の極性が反転
し、ノイズ成分は波形ｄのままであるから、クロマイン
バータ21の出力信号は波形ｅのようになる。従って減算
器２の出力は、本来のバースト成分が除去された状態ｆ
のようになり、フレーム巡回型雑音除去回路のなかった
場合の波形Ｃに対して、ノイズ振巾が1/2に低減され
る。このように、フレーム巡回型雑音除去回路を挿入す
ることにより、クロマインバータ21の出力（すなわち期
待値）に残留するノイズ成分を低減でき、例えば、白色
雑音が非標準判定入力端子20に混入する割合を減じるこ
とができ、本来の非標準性に注目しやすくなる。

本実施例では、バースト部分にフレーム巡回型雑音除
去回路をかけるものとして説明したが、非標準判定にお
いて注目する信号に応じて、例えば、水平同期信号、垂
直同期信号等に、フレーム巡回型雑音除去回路をかけて
も同様の効果を期待できる。

［実施例２］ 第２図は、本発明の第２の実施例における非標準信号
検出回路の非標準信号判定回路のブロック図である。第
２図において、18は非標準判定出力端子、20は非標準判
定入力端子で、第１図の同一番号の部分に対応する。41
は水平同期パルス入力端子、42は垂直同期パルス入力端
子、43はラッチ、58はバンドパスフィルタ、59は絶対値
回路、60はピーク検出回路で、以上は、従来例の第７図
の同一番号のものと対応する。44はラッチ43の出力端子
で、３ビットのデータバスとする。45は11ビットの加算
器、46はデータ切替器、47はデータ設定端子、48と49は
11ビットのラッチ、50は比較器、51はデータ設定端子、
52〜54は２入力のANDゲート、55は８入力のNANDゲート
で、ラッチ48の出力の上位８ビットに接続されている。

以上のように構成された非標準信号検出回路の非標準
信号判定回路の動作について、以下、説明する。ラッチ
43に至る信号の処理は第７図の従来例と同様であり、ラ
ッチ43の出力には、水平走査周期で、バースト部分の規
格からの変動分があらわれる。加算器45,データ切替器4
6ラッチ48は、累積加算器を構成している。垂直帰線期
間では、垂直同期パルス入力端子42は１であり、データ
切替器46は、データ設定端子47に接続されて、ラッチ48
の出力は、データ設定端子47の値に等しくなる。次に垂
直帰線期間を出ると、垂直パルス入力端子42は０とな
り、データ切替器46は加算器45のＳ出力に接続される。
以後加算器45では、次の演算が行われる。

ただし、Ａはラッチ48の出力、ＢはANDゲート52〜54
の出力、Ｓは加算器45の出力である。ラッチ48のクロッ
ク端子は水平同期パルス入力端子41に接続されており、
NANDゲート55の出力が１の時はANDゲート52〜54は導通
しているので、ラッチ43の出力値が、水平周期で累積加
算されていく。ラッチ43の出力の上位８ビットが全て１
になると、式からわかるように、さらにＢの値を加え
ると、加算器45の出力がオーバーフローして、０に戻っ
てしまうので、NANDゲート55の出力を０とし、ANDゲー
ト52〜54の出力を０として、それ以上の累積加算を禁止
し、ラッチ48には、その時点での加算器45のＳ出力の値
がホールドされる。垂直同期パルス入力端子42に、次の
正パルスが入力されると、ラッチ49がトリガーされて、
ラッチ48の出力を受ける。比較器50でラッチ49の出力を
データ設定端子51の値と比較し、非標準判定を行い、非
標準判定出力端子18に出力する。

以上のように、本実施例によれば、一垂直走査期間に
わたり、ラッチ43の出力、すなわち水平走査期間単位で
多値に量子化されたデータを、累積加算する。例えば、
有効垂直走査期間を256水平走査期間とし、その間、ず
っとラッチ43の出力が最大値の７であったとすると、７
×256＝1792の値が累積加算される。つまり最小の０か
ら最大1792までの範囲で、非標準の度合いをデータ化す
ることができる。又、データ設定端子47に、特定の値を
与えることにより、非標準判定の微調整が可能になる。
NANDゲート55により、加算器45のビット数を減じても特
に標準信号に近い付近（値が小さい所）の判定は、ビッ
ト数が多い場合と同様の精度が得られる。このように本
発明の非標準信号検出回路の非標準判定回路を用いれ
ば、標準−非標準の中間的な映像信号に対しても、十分
な精度をもって非標準判定が可能である。

［実施例３］ 第３図は、本発明の他の実施例における非標準信号検
出回路の非標準信号判定のブロック図である。図におい
て、18は非標準判定出力端子、20は非標準判定入力端子
で、第１図の同一番号の部分に対応する。41は水平同期
パルス入力端子、42は垂直同期パルス入力端子、43はラ
ッチ、44はラッチ43の出力端子で、以上は、第２図の同
一番号の部分と同等である。61は定常性検出回路で、垂
直走査周期で非標準判定を行う回路であり、一実施例と
しては、第２図の出力端子44〜比較器50の回路があげら
れる。62はピーク性検出回路、63は合成回路で、基本的
には定常性回路61からの信号を出力するが、ピーク性検
出回路62の出力が１のときは出力データバスがとれる範
囲の最大値を出力する。ここでは、データバスを３ビッ
トとし、最大値は、従って７とする。64〜66は３ビット
のラッチで、各クロック端子は垂直同期パルス入力端子
42に接続されている。67は合成回路63及び、ラッチ64〜
65の各出力の最大値を出力する最大値検出回路、68は出
力合成回路、69は出力合成回路の合成入力端子である。
70は比較器で、ラッチ43の出力とデータ設定入力端子71
とを入力する。72と73は１ビットのラッチ、74は３入力
ANDゲート、75は加算器、76は６ビットのラッチ、77は
１ビットのラッチ、78は１ビットのクリア端子付のラッ
チ、79はインバータである。

以上のように構成された非標準信号検出回路の非標準
判定回路について、以下、その動作を説明する。

まず、ピーク性検出回路62の動作について説明する。
比較器70の＋側入力はラッチ43に接続されている。入力
された映像信号の規格からの変動分のデータがここから
入力される。設定データ入力端子71の値は、この変動分
が大きい場合を抽出するよう設定する。比較器70の出力
は、極端に規格からずれた映像信号が検出された時に１
となり、ラッチ72,73へと伝えられる。ラッチ72と73の
クロック端子は、水平パルス入力端子41に接続されてい
る。ANDゲート74の３つの入力は、比較器70,ラッチ72,7
3の各出力に接続されている。比較器70の出力が１にな
っても、それは、単発性のノイズがバーストに乗ったに
過ぎない事も考えられる。ANDゲート74は、比較器70の
出力が、連続する３つの水平走査期間１の場合のみ、そ
の出力を１とすることで、単発性ノイズの影響を除去す
る。加算器75,ラッチ76〜78,インバータ79の回路動作に
ついては、従来例の第７図と同様であり、対応するもの
に同一番号を付している。ピーク性検出回路62の出力
は、ラッチ78の出力であり、ANDゲート74の出力が１と
なる水平走査周期が、有効垂直走査期間に64回以上あっ
た時点で、０から１に変化する。ラッチ78の出力は、垂
直同期パルス入力端子42の入力が１になるごとに、イン
バータ79を介して０にクリアされるが、０から１になる
タイミングは、入力される映像信号の特性に応じて変化
する。入力された映像信号が標準信号の場合は、ピーク
性検出回路62の出力は０のままであり、合成回路63の出
力は、定常性検出回路61の出力に等しい。ピーク性検出
回路62の出力が１になった時は、合成回路63の出力が最
大値の７となる。合成回路63の出力は、ラッチ64と最大
値検出回路67とに入力される。最大値検出回路67は、合
成回路63の出力が、最大値の７となった場合は、他のラ
ッチ64〜66の出力がいくつであれ、出力は、最大値の７
となる。合成入力端子69の値も７となり、出力合成回路
68の出力である非標準判定出力端子18は、非標準判定と
して１を出力する。合成回路63,最大値検出回路67,出力
合成回路68の内部動作の速度は、垂直同期パルス入力端
子42の信号周期より十分速く設計しておくことで、ピー
ク性検出回路62の出力が０から１に変化した場合は、す
ばやく、非標準判定出力端子18の出力に反映させること
ができる。つまり、異常な映像信号が入力された場合
は、ピーク性検出回路62に対応して、異常な映像が目に
入らないよう対応する。これは、主に、入力されている
映像の特性が急変した場合の対策である。通常の判定に
対しては、さほどのスピードは要求されない。信号切替
（チャンネル切替時や、ビデオ切替時等の映像信号源を
変える時）は、定常性検出回路61を、一度非標準状態に
設定し、以後、時間をかけて信号の状態を検出して、規
定どおりの信号と判定した時に、標準モードに入れば、
不具合は生じない。不具合が生じるのは、非標準の信号
を、フレーム間演算をした場合に限られるからである。
定常性検出回路61については、第２図で説明した回路等
で、垂直走査周期の動作で検出精度を上げた方が良好な
特性が得られる。

以上のように、本実施例によれば、定常性検出回路61
により精度の高い非標準信号検出を行いつつ、ピーク性
検出回路62により、映像信号の特性の急変に対応するこ
とができる。

なお、ここでは、映像信号の規格に対する変動分は、
バースト信号のフレーム間演算により得るものとした。
しかし、ラッチ43の出力端子44に供給するデータとして
は、この方法に限らない。例えば、一水平周期あたりの
色副搬送波の周期数を細かく測定した結果を入力する等
の方法もある。もちろん従来例の第５図の非標準信号検
出回路15として、本実施例を使用することもできる。

［実施例４］ 第４図は本発明のさらに他の実施例における非標準検
出回路の出力合成回路のブロック図である。図におい
て、18は非標準判定端子、41は水平同期パルス入力端
子、69は合成入力端子、41は水平同期パルス入力端子、
69は合成入力端子で、これらは、第３図の同一番号の部
分に対応する。91は比較器、92は２入力ANDゲート、93
はインバータ、94は反転出力のラッチ、95は３ビットの
データ切替器で、データ入力は３と１とに固定してあ
り、制御入力が０のとき３を、１のとき１を出力する。
96は信号切替時のみ１で、通常使用時は０であるような
リセット端子である。

以上のように構成された非標準検出回路の出力合成回
路について、以下その動作を説明する。まず、新しい映
像信号が入力される時は、リセット端子96は、一定時間
１に設定され、インバータ93を介してANDゲート92の出
力は０となり、ラッチ94の出力は、水平同期パルス入力
端子41でトリガーがかかると１となり、非標準判定出力
端子18は１、つまり、非標準判定出力が定まる。よっ
て、信号切替時の不安定な期間は、フレームくし等を使
用しないよう非標準モードとする。ラッチ94の出力は、
データ切替器95の制御端子にも入力している。ラッチ94
の出力が１の時、データ切替器95の出力は１であり、合
成入力端子69から入力される３ビットデータが、７〜１
の時は比較器91の出力は０を、０の時は１を出力する。
つまり、十分な標準信号が入力されない限り、比較器91
の出力は１とならず、ラッチ94の出力は１の状態が続
く。次に、十分な標準信号が入力されると、比較器91の
出力は１となり、ANDゲート92の出力は１となり、ラッ
チ94の出力の非標準判定出力端子18は０となり、標準モ
ードとなる。この時、データ切替器95の制御入力も０と
なり、データ切替器95の制御入力も０となり、データ切
替器95の出力は３となる。従って、合成入力端子69のデ
ータが７〜３の時、比較器91の出力は１を、又、２〜０
の時０を出力する。つまり、一度標準モードに入ると、
少々、合成入力端子69のデータが変化しても、非標準判
定出力端子18の判定変化は不安定にならない。以上のよ
うに、本実施例によれば、例えば、合成入力端子69に、
２から１の間でゆらぐような検出データが生じるよう
な、標準−非標準の中間的性質を持つ映像信号に対して
も、非標準判定は安定し、視聴中に画面が不安定になる
ような不都合がなくなる。

なお、不実施例において、合成入力端子69には、バー
スト部のフレーム間演算による非標準検出データが入力
されるものとしたが、他の方法による非標準検出デー
タ、例えば、一垂直走査期間中に、色副搬送波が何周期
あるかといったデータを入力しても、安定な非標準判定
を得るには本発明の回路が有効である。

（発明の効果） 以上のように、本発明は、次のような効果がある。

（１）フレーム巡回型雑音除去回路の出力をもって期待
値とし、新たに入力される映像信号とのフレーム間相関
を検出することにより、信号雑音に対して安定な非標準
検出を行う。フレーム巡回型雑音除去回路に使用するフ
レームメモリは、フレーム間相関検出か、フレームくし
に使用するものと共用することができ、メモリ容量を増
加することなく、このような非標準検出特性の向上を実
現できる。

（２）入力された映像信号の規格に対する変動分を水平
走査期間単位で多値に量子化し、これを一垂直走査期間
にわたり累積加算する定常性検出回路を設けることによ
り、特に、規格に対する変動分が少ないが、フレームく
しは使用できないような映像信号に対しても、精度良
く、非標準検出を行うことができる。

（３）入力された映像信号の規格に対する変動分が急に
大きくなった場合には、検出精度よりも、非標準判定の
速度が要求される。そのような場合にピーク性検出回路
で対応する。一方で、通常の信号入力に対しては、非標
準検出精度が要求されるので、定常性検出回路を使用す
る。両者の良い所を生かすように合成して、非標準判定
出力とすることで、検出精度の高さを保ったまま、不安
定な特性の映像信号にも対応できる。

（４）非標準判定にあたり、過去の状態が標準状態の場
合と非標準状態とで、非標準判定用比較器の閾値を変化
し、閾値付近で、非標準検出データがゆらいでいるよう
な信号に対しても、非標準判定出力を安定に保つことが
できる。

【図面の簡単な説明】 第１図は本発明の実施例における非標準信号検出回路を
含むIDTVのブロック図、第２図は本発明の実施例におけ
る非標準信号検出回路の非標準信号判定回路のブロック
図、第３図は本発明の実施例における非標準信号検出回
路の非標準判定回路のブロック図、第４図は本発明の実
施例における非標準信号検出回路の出力合成回路のブロ
ック図、第５図は従来例における非標準検出回路を含む
IDTVのブロック図、第６図は第１図及び第５図の各部の
波形図、第７図は従来例の非標準信号検出回路における
非標準信号判定回路のブロック図である。 １……映像信号の入力端子、２……減算器、３……乗算
器、４……加算器、５……フレームメモリ、６……フレ
ームくし形フィルタ、７……ラインくし形フィルタ、８
……第１の合成回路、９……動き検出回路、10……フィ
ールドメモリ、11……ラインメモリ、12……第２の合成
回路、13……倍速変換部、14……倍速映像信号の出力端
子、15……非標準信号判定回路、16……クロック発生回
路、17……クロック出力端子、18……非標準判定出力端
子、20……非標準判定入力端子、41……水平同期パルス
入力端子、42……垂直同期パルス入力端子、44……検出
回路出力端子、45……加算器、58……バンドパスフィル
タ、59……絶対値回路、60……ピーク検出回路、61……
定常性検出回路、62……ピーク性検出回路、63……合成
回路、67……最大値検出回路、68……出力合成回路、69
……合成入力端子、75……加算器、91……比較器、95…
…データ切替器。

フロントページの続き (56)参考文献 特開 平１−295589（ＪＰ，Ａ) 特開 平２−127888（ＪＰ，Ａ) 特開 平１−143593（ＪＰ，Ａ) 特開 昭63−272194（ＪＰ，Ａ) 実開 平１−81082（ＪＰ，Ｕ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】映像信号を１フレーム期間遅延するフレー
   ムメモリと、前記フレームメモリの出力信号に含まれる
   クロマ信号成分のみの位相を反転するクロマインバータ
   と、前記映像信号と前記クロマインバータの出力信号と
   の差信号を出力する減算器と、前記減算器の出力信号と
   前記映像信号との和信号を前記フレームメモリに出力す
   る加算器とを備え、前記減算器の出力信号に基づいて標
   準信号か非標準信号かを判別する非標準信号検出回路。