JPH0365513B2

JPH0365513B2 -

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Publication number: JPH0365513B2
Application number: JP55125009A
Authority: JP
Priority date: 1980-09-09
Filing date: 1980-09-09
Publication date: 1991-10-14
Also published as: JPS5749866A; KR830005771A

Description

【発明の詳細な説明】本発明はアナログデイジタル変換器に関する。
更に詳しくは、帰還形パルス幅変調方式アナログ
デイジタル変換器の改良に関する。

従来より帰還形パルス幅変調（以下単にPWM
と略す）方式のアナログデイジタル変換器（以下
Ａ／Ｄ変換器と略す）が知られている。第１図
は、このようなPWM方式Ａ／Ｄ変換器の一実施
例を示す電気的接続図である。同図において、
TM₁は入力アナログ信号Exの入力端子である。
該入力端子は、入力抵抗Rxを介して演算増幅器
１の負入力端子に接続されている。同じく該演算
増幅器の負入力端子には、スイツチSW₁を介して
負の基準電圧−Esが、スイツチSW₂を介して正
の基準電圧＋Esが、キヤパシタC₂と抵抗Rcを介
して変調信号がそれぞれ印加されている。ここ
で、スイツチSW₁と負の基準電圧−Esとの間に
接続された抵抗R₁及びスイツチSW₂と正の基準
電圧＋Esとの間に接続された抵抗R₂は、それぞ
れ積分器（後述）に流入する電流を一定に保つた
めの基準抵抗である。ここでスイツチSW₁及び
SW₂としては例えばFETを用いた電子スイツチ
が用いられる。また、演算増幅器１の負入力端子
と出力端子間にはキヤパシタC₁が接続されて帰
還回路を成している。演算増幅器１の正入力端子
は接地されている。上述した演算増幅器１と、こ
れに付属する入力回路及び帰還回路とで構成され
る回路は積分器を成している。

２は、積分器の出力をその負入力端子に受ける
比較器である。一方、その正入力端子は接地され
ている。従つて、比較器２は、積分器の出力を零
電位と比較することになる。この比較器２の出力
で前記スイツチSW₁を、該比較器の出力を反転す
るインバータ３の出力で前記スイツチSW₂のオン
オフをそれぞれ制御するようになつている。前記
インバータ３の出力は、続くゲート６の一方の入
力に入る。他方の入力にはクロツクパルス発生器
４の出力が印加されている。該ゲート６の出力
VoがＡ／Ｄ変換器の出力となる。TM₂は出力端
子である。５は、クロツクパルス発生器４の出力
を分周して前述した変調信号を発生する分周器で
ある。変調信号パルスのデユテイ比は50である。
該分周器の出力は前記抵抗Rcの一端に接続され
ている。該変調信号は更にキヤパシタC₂を介し
て積分器に入力される。C₂は必要に応じて付加
されるもので無くてもよい。このように構成され
たPWM方式Ａ／Ｄ変換器の動作を以下に概説す
る。

入力端子TM₁から被測定アナログ電圧Exが入
力されると、積分器は変調信号電圧±Ec、基準
電圧±Esの他に入力電圧Exも含めて積分動作を
行う。Exが印加されない状態では、パルス幅変
調出力（比較器２又はインバータ３の出力）は１
周期に対して丁度デユーテイ比50で系は平衡して
いる（この状態は入力ゼロの状態である）。この
状態でExが印加されると、系は１周期あたりの
積分器に流入する電流の平均値が零になるように
動作する。従つて、上記基準電圧±Esのそれぞ
れを印加するスイツチSW₁，SW₂の開閉時間の割
合が当然に変化する。即ち、スイツチSW₁ひび
SW₂の開閉を制御するパルスのパルス幅即ちパル
ス幅変調出力が入力電圧Exによつて変調を受け
たことになる。

ここで、スイツチSW₁を制御するパルスについ
て着目すると、該パルスが１になつている期間は
入力電圧Exの大きさに対応したものとなつてい
るので、この期間だけゲート６を開いてクロツク
パルスを通過させてやれば、該クロツクの数は入
力電圧Exの大きさに対応したものとなる。従つ
て第１図に示す回路はＡ／Ｄ変換器として利用す
ることができる。

このような、PWM方式Ａ／Ｄ変換器は、その
精度が基準電圧±Esと抵抗器Rx，R₁，R₂のみに
依存し、他の積分器の定数には依存せず、また比
較器の感度や不感帯も精度に影響を及ぼさない等
他のＡ／Ｄ変換器よりもすぐれたものである。し
かしながら、このＡ／Ｄ変換器は以下のような不
具合も持つている。

即ち、変換信号と、ゲート６に印加するクロツ
クパルスを同一のクロツクパルス発生器４からと
つているため、変調信号とクロツクパルスとの間
には常に一定の位相関係がある。従つて、複数回
のＡ／Ｄ変換サイクル分をカウントして出力デー
タの分解能を上げようとしても上がらない。例え
ば、10サイクル分カウントしても、カウントされ
たデータが10倍になるだけで中間値はとらない。
10で割れば元に戻るだけで、分解能向上には役立
たない。

上記の問題点を改善するためには、以下のよう
な方法が考えられる。

(1) 変調信号を発生させる為のクロツクと、カウ
ント用のクロツクをそれぞれ別の信号源から取
り出す。

(2) 入力電圧Exに、最小分解能程度のノイズを
重畳させる。

しかしながら、上記いずれの方法も故意にＡ／
Ｄ変換の結果をばらつかせる方法を採つているた
め、Ｋ回（Ｋは整数）の積算では１／√の分解
能の向上ができるだけである。

また、図に示すような従来のPWM方式Ａ／Ｄ
変換器は帰還形のため一般に応答が遅い。例え
ば、ステツプ入力に対して５桁の精度で測定しよ
うとすると少くとも5A／Ｄ変換サイクルを必要
とする。更に、電源ノイズに対して除去特性を持
たせながらステツプ入力を測定しようとすると
6A／Ｄ変換サイクル程度を必要とする。商用周
波数50Hzの場合、周期が20ｍSECとなるので、上
記応答時間は120ｍSECとなる。

本発明は、このような点に鑑みてなされたもの
で、カウント用のクロツクに同期したパルス幅変
調出力を得るようにして、１カウント誤差の積算
を除去してPWM方式Ａ／Ｄ変換のＫ回の計数積
算による分解能向上をはかるとともに、これによ
り１回の変調信号の周期を従来より短かくし、Ｋ
回の計数積算で積分効果を持たせながら応答特性
の改善を可能とするPWM方式Ａ／Ｄ変換器を実
現したものである。以下、図面を参照しながら本
発明を詳細に説明する。

第２図は、本発明の一実施例を示す電気的接続
図である。第１図の従来例と第２図の本発明を比
較するとその構成は大体において同じである。従
つて、第１図と同一のものは同一の番号を付して
示す（この項以下同じ）。第１図と第２図の構成
上の差異は以下のとおりである。即ち、第１図に
示す従来例では、比較器２の出力で直接スイツチ
回路を制御しているのに比して、第２図に示す発
明回路では、比較器２の出力を一たんＤタイプの
フリツプフロツプ回路１０（以下単にＦ／Ｆ回路
と略す）で受けて、該Ｆ／Ｆ回路の出力でスイツ
チ回路を制御している。ここでＦ／Ｆ回路のＱ出
力はスイツチSW₁を、出力はスイツチSW₂を制
御するように構成されている。

Ｆ／Ｆ回路１０は、そのＤ入力端子に比較器２
の出力を受け、クロツク入力端子CKにクロツク
パルス発生器４の出力を受けている。そして、Ｄ
入力端子の状態は、クロツクパルスの立上りで後
部出力回路にトランスフアされる。比較器２の出
力はクロツパルス発生器４の出力パルスとは非同
期の関係にある。従つて、比較器２の出力をクロ
ツクパルスで同期化したＦ／Ｆ回路１０の出力の
位相は、分周器５の出力であるところの変調信号
のそれとは常に一定の関係を保ち得なくなる。こ
のように構成された第２図の回路の動作を以下に
説明する。

第３図と第４図は、第２図に示す回路の各部の
波形を示すタイミングチヤートを示す図である。
第３図は、入力電圧Exが正の場合を示し、第４
図は入力電圧Exが負の場合を示している。P₁は、
変調信号の波形を示す。分周器５の出力±ECは、
キヤパシタC₂を経て積分器に入力する。該変調
信号の周期を図に示すようにＴとする。P₂は積
分器の出力波形、P₃は比較器の出力波形である。
P₄は、クロツクパルス発生器４の出力波形、P₅
はＦ／Ｆ回路１０のＱ出力波形、P₆はゲート６
の出力波形、即ちＡ／Ｄ変換器の出力波形であ
る。

入力電圧Exが正で系が平衡している状態につ
いて説明する。今、時間ｔ＝０で積分器の出力
P₂が正、スイツチSW₁がオフ、SW₂がオン状態
にあるものとする。このとき、基準電圧＋Esが
積分器に印加されている。変調信号P₁が−Ecか
ら＋Ecに立上ると、積分器の入力電圧は＋Es、＋
Ec、＋Exと全け正電圧となるので積分器出力P₂
は、第３図に示すように急激に正から負に向かつ
て下降する。P₂がゼロレベルを切つた時刻t₁に、
比較器２の出力P₃は０から１に立上る。Ｆ／Ｆ
回路１０はこの比較器の出力状態を、該比較器の
出力の反転後の第１番目のクロツクパルスP₄の
立上りでラツチしてその出力側に伝える。従つ
て、Ｆ／Ｆ回路１０のＱ出力P₅の立上り時刻t₂は
比較器出力P₃の立上り時刻t₁よりも図に示すよう
にδ₁だけ遅れる。この遅れ時間δ₁は、前述した比
較器出力とクロツクパルスの非同期性のために、
Ａ／Ｄ変換サイクルごとに異なつた値をとる。即
ちδ₁の値は最小値０から最大１クロツクサイクル
分だけ変動する。

ここで、Ｆ／Ｆ回路１０のＱ及び出力が１の
ときにそれぞれのスイツチを閉じ、０のとき開く
ように構成されているものとする。従つて、Ｆ／
Ｆ回路１０の出力が反転する時刻t₂に、基準電圧
が＋Esから−Esに切換わる。すると、積分器の
入力電圧は−Es、＋Ec、＋Exとなる。これら入力
電圧の和は依然として正であるが、基準電圧が反
転した分だけ小さくなる。従つて、積分器の出力
P₂は変調信号P₁が＋Ecから−Ecに反転する時刻
t₃まで図に示すようにゆるい傾斜をもつて下降す
る。

時刻t₃で、変調信号電圧P₁が＋Ecから−Ecに
反転する。従つて、積分器の入力電圧は−Es、−
Ec、＋Exとなりその和は負に転じる。すると、積
分器の出力P₂は今までの下降スロープから転じ
て図に示すように上昇を始める。この上昇スロー
プが時刻t₄で０レベルを切ると、比較器２の出力
は１から０に反転する。Ｆ／Ｆ回路１０はこの比
較器の出力状態を、該比較器の出力の反転後の第
１番目のクロツクパルスP₄の立上りでラツチし
てその出力側に伝える。従つて、Ｆ／Ｆ回路１０
のＱ出力P₅の立下り時刻t₅は比較器出力P₃の立下
り時刻t₄よりも図に示すようにδ₂だけ遅れる。こ
の遅れ時間δ₂は前述したδ₁と同様の不確実性をも
つており、その値は０から最大１クロツクサイク
ル分だけ変動する。

Ｆ／Ｆ回路１０のＱ出力P₅が１から０に反転
すると、今度は基準電が−Esから＋Esに切換わ
る。すると、積分器の入力電圧は＋Es、−Ec、＋
Exとなる。これら入力電圧の和は依然として負
であるが、基準電圧が反転した分だけその絶対値
は小さくなる。従つて、積分器の出力は時刻t₅よ
りゆるい傾斜で上昇する。時刻t₆で、変調信号電
圧P₁が−Ecから＋Ecに反転する。従つて、積分
器の入力電圧は再び＋Es、＋Ec、＋Exと全て正と
なり、積分器の出力P₂は急激に正から負に向か
つて下降し、時刻ｔ＝０の状態に戻る。一方、こ
のような変換サイクルの繰り返しにおいて、Ｆ／
Ｆ回路１０のＱ出力P₅がその１周期中において
１状態をとる期間T₁は入力電圧Exの値に応じて
変化することは上述の説明より明らかである。即
ちP₅パルスはパルス幅変調されたことになる。
このP₅パルスが１の間だけクロツクパルスP₄を
通すようにしたゲート６の出力P₆は第３図に示
すようなものとなる。この出力P₆の１周期中の
パルスを計数することにより、入力電圧Exを知
ることができる。以上、入力Exが正の場合につ
いて説明したがExが負の場合についても同様な
ので説明は省略する。

第１図に示す従来のPWM方式Ａ／Ｄ変換器に
ついて考える。Ａ／Ｄ変換サイクルをＴ、スイツ
チSW₁がオンになつている期間をT₁とし、抵抗
値については第１図記載の表示記号をそのまま用
いることとしR₁＝R₂＝Ｒとおくと次式が成立す
る。

Ex／RxＴ−Es／ＲT₁＋Es／Ｒ（Ｔ−T₁）＝０ (1) (1)式をExについて解くと次式が成り立つ。

Ex＝（2T₁−Ｔ／Ｔ）Rx／ＲEs (2) 即ち、入力電圧Exは（2T₁−Ｔ）に比例するの
で（2T₁−Ｔ）をカウントすることによりExを求
めることができる。

次に、本発明の場合について考察する。分周器
５の分周比を１／ｎ（ｎは整数）とすると、クロ
ツクパルスP₄の周期はＴ／ｎとなる。P₅パルス
が１になつている期間即ちスイツチSW₁がオンに
なつている期間T₁は、クロツクパルスP₄で同期
化されてしまうため(1)式の左辺は０とならず、
T₁は±１クロツク分の誤差を生じる。従つて、
本発明の場合は次式のようになる。

Ex／RxＴ−Es／ＲT₁＋Es／Ｒ（Ｔ−T₁）０ (3) ここで期間T₁中の出力P₆のパルス数をｍ（ｍは
整数）とすると(3)式は次式のように変形すること
ができる。

Ex／RxＴ−Es／Ｒｎ／ｎＴ＋Es／Ｒ（Ｔ−ｍ／ｎＴ）
０(4) (4)式をExについて解くと次式が成立する。

Ex＝（2m／ｎ−１）Rx／ＲEs (5) (5)式よりExは（2m／ｎ−１）に比例することがわかる。従つて、パルス数ｍを計数すれば（2m／ｎ −１）は演算で求めることができるので、入力電
圧Exを決定することができる。(5)式において、
2m／ｎが１より大きい場合はExが正の場合を示
し、2m／ｎが１より小さい場合はExが負の場合
を示すことになる。（2m／ｎ−１）の演算は、電気回路で実現することができ、またマイクロコンピ
ユータを用いてソフト的な演算で求めることもで
きる。

このときの測定誤差εは、P₅パルスが０状態
のときのカウント誤差も含めて以下のようにな
る。

ε＝±（２／ｎ） (6) 誤差εは、第２図に示す回路に全体として直流
帰還がかかつているため、多数回のＡ／Ｄ変換デ
ータの積算によつては積算されず±１クロツク分
の誤差に留まる。従つて、Ｋ回積算して平均化し
た入力電圧Ex及び誤差ε′は第ｉ番目のパルス数
をm_iとしてそれぞれ次式に示すものとなる。

ε′＝±（２／Kn） (8) Ａ／Ｄ変換サイクル１回の場合とＫ回の積算の
場合の誤差分を比較してみる。(6)式と(8)式を比較
すると、Ｋ回積算の場合の誤差ε′は１サイクルの
場合の誤差εの１／Ｋになつていることがわか
る。即ち、Ｋ回の積算によつて分解能が１／Ｋに
向上することを示している。このことは、Ｋ回の
積算によつて分解能を１／Ｋに向上することがで
きるので、クロツクパルスの周波数を上げずに高
分解能化を図ることができることを意味する。

次に、第２図に示す回路の応答特性と電源ノイ
ズ除去特性について考察する。先ず第１図に示す
PWM方式Ａ／Ｄ変換器の場合は、積分周期Ｔを
電源周波数の整数倍にとることにより電源ノイズ
を除去できることは周知である。第２図に示す回
路の場合、入力信号Exが常に積分器に接続され
ている。従つて、多数回のＡ／Ｄ変換サイクルの
和が電源周期の整数倍になるようにすると、電源
ノイズの影響は平均化されて０となり、上述した
積分効果と同様の効果を得ることができる。

例えば、Ａ／Ｄ変換サイクルが１ｍSEC、分解
能が１／10⁴のPWM方式Ａ／Ｄ変換器を例にと
る。20回の積算を行うと、積算時間の和は20ｍ
SECとなり電源ノイズを除去することができる。
更に、分解能は１／20に向上するので全体として
の分解能は１／（2x10⁵）に向上する。また、ス
テツプ入力に対する応答は、積算開始の前に
5A／Ｄ変換サイクル程度の余裕をとることによ
り、計25ｍSEC程度で５桁の精度のデータを読み
取ることができる。即ち電源ノイズに対する除去
特性を維持しつつ、応答特性も改善することがで
きる。本発明の場合、積算回数Ｋの数を増やせ
ば、原理的には分解能をいくらでも上げることが
できる。実際は、積分器等のもつ自身のノイズ等
で制約を受ける。

第５図ａは、本発明の他の実施例を示す電気的
接続図である。同図に示すＡ／Ｄ変換器は、第２
図に示すPWM方式Ａ／Ｄ変換器に自動零調機能
を設けたものである。即ち、入力端子TM₁と積
分抵抗Rxとの間に第３のスイツチSW₃を設け、
ゲート６と出力端子TM₂との間に該第３のスイ
ツチを制御する制御回路２０を設けている。SW₃
の一方は入力端子TM₁に接続され、他方は接地
されている。一方、制御回路２０には分周器５の
出力が接続され、制御回路２０の出力VoがＡ／
Ｄ変換器の出力となつている。このように接続さ
れた回路の動作を以下に説明する。

制御回路２０は、先ずスイツチSW₃を接地す
る。この状態でＡ／Ｄ変換を行う。この時の測定
データは理想的には０となる筈であるが、積分器
等のオフセツトのために０とならず或る値oを
とる。制御回路２０は、この値を記憶しておく。
制御回路２０は、次にスイツチSW₃を入力端子
TM₁側に接続し入力電圧ExのＡ／Ｄ変換を行う。
この時の測定データをo′とすると、Vo′はExの
他にオフセツト分oも含めた測定値であること
は明らかである。制御回路２０は、測定値o′か
ら測定値oを差引いた値をその出力端子TM₂に
出力する。このようにすることにより温度ドリフ
ト等の影響を受けない正確な測定が可能になる。
オフセツト分oを測定するモードは、各Ａ／Ｄ
変換サイクルごとに設ける必要はない。短期的に
は、オフセツト電圧は一定とみなしてよいので、
oを測定するモードは前記オフセツトが一定と
みなせる期間に一回行えばよい。従つて、上記モ
ードを設けることはＡ／Ｄ変換時間には殆んど影
響を及ぼさない。

なお、基準電圧の切換部は、第５図のｂに示す
ような構成にすることによりスイツチ１個で済ま
すことができる。同図において、負の基準電圧−
Esには抵抗値Ｒ／２の基準抵抗とスイツチSW₁
が接続されている。一方、正の基準電圧＋Esに
は抵抗値Ｒの基準抵抗が接続されている。このよ
うな構成の切換部の動作は次のとおりである。即
ち、スイツチSW₁が開放の場合は、正の基準電圧
＋Esが基準抵抗を介して積分器に入力される。
スイツチSW₁が閉じたときは、正の基準電圧＋
Esと負の基準電圧−Esが共に積分器に入力され
る。しかしながら、負の基準電圧に接続された基
準抵抗は正の基準電圧に接続された基準抵抗の1/
２なので、積分器に流入する電流は負の基準電流
の方が正の基準電流の２倍となる。従つてその代
数和を考えると、この場合は、負の基準電圧−
Esが抵抗値Ｒの基準抵抗を介して積分器に接続
されたのと等価である。以上より、第５図ｂの回
路は、第５図ａ中に示す切換回路部と等価である
ことがわかる。このように構成するとスイツチの
数が１個減るので回路が簡単になる。

このようなＡ／Ｄ変換器を用いてデイジタル電
圧計（以下単にDVMと略す）を実現することが
できる。第６図は、DVMの一実施例を示す電気
的接続図である。同図において、３０は、１／ｎ
分周器５の出力を更に分周する１／Ｋ分周器であ
る。３１は、分周器３０の出力とゲート６の出力
を受け、Ｋ回のＡ／Ｄ変換サイクルの測定データ
を積算するカウンタである。３２は、該カウンタ
及び前記分周器３０の出力を受けるとともにデー
タの演算機能及び各種制御機能を持つ制御器であ
る。制御器としては、例えばマイクロコンピユー
タが用いられる。３３は、制御器３２の出力を受
けて測定データを10進数で表示する表示器であ
る。このように構成された回路の動作を以下に説
明する。

カウンタ３１は、１／Ｋ分周器３０の出力を受
けて、KA／Ｄ変換サイクル分のパルス（_K 〓ⁱ⁼¹ m_i）
を積算する。制御器３２は、カウンタ３１の積算
出力を受けて(7)式に示す演算を行つて入力電圧
Exを算出する。制御器器３２は、算出したExを
更にBCDコードに変換して表示器３３に送る。
表示器３３は、該BCDコードを受けて、第６図
に示すように10進データを表示する。通常の
DVMは、1Vレンジ、10Vレンジ、100Vレンジ、
1000Vレンジ及びmVレンジを持つのが普通であ
る。従つて、通常は第６図に示す入力端子TM₁
の前に前置増幅部を設けている。

例えば、第６図に示す回路のフルスケール入力
が±10Vの場合、前置増幅部は各レンジにおける
出力がフルスケール±10Vになるように入力電圧
を正規化する。

また、上述した直流電圧の他に、交流電圧及び
抵抗が測定できるようになつたものもある。交流
電圧測定の場合は、実効値変換方式や平均値整流
方式により直流に変換されかつフルスケール電圧
に正規化される。抵抗測定の場合は、通常は基準
電流を被測定抵抗に流し込み、直流電圧に変換し
ている。正規化が必要なことは交流電圧測定の場
合と同様である。

第６図に示す回路では、自動零調機能を持たな
いが、第５図に示すような自動零調機能付きＡ／
Ｄ変換器を用いれば自動零調機能付きDVMを実
現することができる。第７図は、自動零調機能付
きDVMの一実施例を示す電気的接続図である。
同図の場合、制御器３２が第３のスイツチSW₃の
切換えを制御している。同図の場合、１／ｎ分周
器５の出力が制御器３２にも接続されている。制
御器３２は、分周器５の分周信号を検知してSW₃
を接地電位又は入力端子側に切換えるタイミング
を決定する。また、第２図、第５図〜第７図では
パルス幅変調出力をＦ／Ｆ回路のＱ出力から取り
出しているが、出力から取り出すこともでき
る。Ｆ／Ｆ回路１０としてはＤタイプフリツプフ
ロツプ回路を用いているが、同一の機能をもつ回
路であれば別の回路でもかまわない。

以上、詳細に説明したように、本発明によれば
従来のPWM方式Ａ／Ｄ変換器の持つ優れた特長
に、高分解能性及び高速応答性を加味したＡ／Ｄ
変換器及びデイジタル電圧計を実現することがで
きる。

【図面の簡単な説明】

第１図はPWM方式Ａ／Ｄ変換器の従来例を示
す図である。第２図は、本発明の一実施例を示す
Ａ／Ｄ変換器の電気的接続図を示す図、第３図、
第４図は、第２図に示す回路のタイミングチヤー
トを示す図である。第５図は、本発明に係るＡ／
Ｄ変換器の他の実施例を示す図である。第６図
は、本発明に係るデイジタル電圧計の一実施例を
示す電気的接続図、第７図は他の実施例を示す電
気的接続図である。１……演算増幅器、２……比較器、３……イン
バータ、４……クロツクパルス発生器、５，３０
……分周器、６……ゲート、１０……Ｆ／Ｆ回
路、２０……制御回路、３１……カウンタ、３２
……制御器、３３……表示器、Rx，R₁′，R₂′，
Rc……抵抗、C₁，C₂……キヤパシタ、SW₁〜
SW₃……スイツチ、TM₁……入力端子、TM₂…
…出力端子。

Claims

【特許請求の範囲】１クロツクパルスを受けて系を動作させる変調
信号を繰返して発生する分周器と、少くとも１個
のスイツチを介して交互に切換えられる正負一対
の基準電源と、該基準電源の出力と該基準電源の
出力より比較的大きい振幅の矩形波状の前記変調
信号及び被測定信号のそれぞれの加算信号を積分
する積分器と、該積分器の出力と零電位とを比較
する比較器と、該比較器の出力をＤ入力端子に受
けると共に前記ツクパルスを入力端子CKに受け
て前記比較器の出力をクロツクパルスに同期化し
て繰返し出力するＤタイプのフリツプフロツプに
よる同期化回路と、該同期化回路の出力により前
記基準電源を前記積分器の出力が正のときは負の
電源に、負のときは正の電源に切換えられる前記
スイツチにより構成される同期化パルス幅変調器
と、該パルス幅変調器における前記同期化回路の
出力のうちの一方の出力と前記クロツクパルスと
を同時に受けるゲートを具備し、前記パルス幅変
調器の動作を繰返すことによつて得られる複数の
パルス幅変調周期における前記ゲート出力を積算
するように構成したことを特徴とするアナログデ
イジタル変換器。２クロツクパルスを受けて系を動作させる変調
信号を繰返して発生する分周器と、少くとも１個
のスイツチを介して交互に切換えられる正負一対
の基準電源と、該基準電源の出力と該基準電源の
出力より比較的大きい振幅の矩形波状の前記変調
信号及び被測定信号のそれぞれの加算信号を積分
する積分器と、該積分器の入力端子と被測定信号
の入力端子との間に設けた零電位及び被測定信号
のうち何れか一方を選択するスイツチと、前記積
分器の出力と零電位とを比較する比較器と、該比
較器の出力をＤ入力端子に受けると共に前記クロ
ツクパルスをクロツク入力端子CKに受けて前記
比較器の出力を前記クロツクパルスに同期化して
繰返し出力するＤタイプのフリツプフロツプによ
る同期化回路と、該同期化回路の出力により前記
基準電源を前記積分器の出力が正のときは負の電
源に、負のときは正の電源に切換えられる前記ス
イツチにより構成される同期化パルス幅変調器
と、該パルス幅変調器における前記同期化回路の
出力のうち一方の出力と前記クロツクパルスとを
同時に受けるゲートと、前記パルス幅変調器の動
作を繰返すことによつて得られる複数のパルス幅
変調周期における前記ゲート出力を積算する手
段、及び前記ゲートと分周器の出力を受け前記第
３のスイツチを制御するとともに該第３のスイツ
チが零電位に接続されているときの前記ゲートの
出力値及び前記第３のスイツチが被測定信号に接
続されているときの前記ゲートの出力値を記憶
し、前者の値から後者の値を補正した値を出力す
る制御回路とにより構成され該制御回路の出力を
その出力とするアナログデイジタル変換器。３クロツクパルスを受けて系を動作させる変調
信号を繰返して発生する第１の分周期と、少くと
も１個のスイツチを介して交互に切換えられる正
負一対の基準電源と、該基準電源の出力と該基準
電源の出力より比較的大きい振幅の矩形波状の前
記変調信号及び被測定信号のそれぞれの加算信号
を積分する積分器と、該積分器の出力と零電位と
を比較する比較器と、該比較器の出力をＤ入力端
子に受けると共に前記クロツクパルスをクロツク
入力端子CKに受けて前記比較器の出力を前記ク
ロツクパルスに同期化して繰返し出力するＤタイ
プのフリツプフロツプによる同期化回路と、該同
期化回路の出力により前記基準電源を前記積分器
の出力が正のときは負の電源に、負のときは正の
電源に切換えられる前記スイツチにより構成され
る同期化パルス幅変調器と、該パルス幅変調器に
おける前記同期化回路の出力のうち一方の出力と
前記クロツクパルスとを同時に受けるゲートと、
前記パルス幅変調器の動作を繰返すことによつて
得られる複数のパルス幅変調周期における前記ゲ
ート出力を積算する手段と、前記第１の分周器の
出力を受ける第２の分周器と、該分周器の出力と
前記ゲートの出力を受け該第２の分周器の出力パ
ルスの周期の間だけ前記ゲートのパルス出力を積
算するカウンタと、該カウンタ及び前記第２の分
周器の出力を受けてカウンタの出力値を演算処理
するとともに演算処理された値をBCDコードに
変換する制御器、及び該制御器のBCDコード出
力を受ける表示器とにより構成されてなるデイジ
タル電圧計。