JPS5986331A - アナログ・デイジタル変換器 - Google Patents
アナログ・デイジタル変換器Info
- Publication number
- JPS5986331A JPS5986331A JP19567182A JP19567182A JPS5986331A JP S5986331 A JPS5986331 A JP S5986331A JP 19567182 A JP19567182 A JP 19567182A JP 19567182 A JP19567182 A JP 19567182A JP S5986331 A JPS5986331 A JP S5986331A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- counter
- offset
- integrator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、パルス幅変調方式によるアナログ・ディジタ
ル変換器に関するものである。
ル変換器に関するものである。
パルス幅変調方式によるアナログ・ディジタル変換器（
以下、単にＡ／Ｄ変換器という）は積分器およびコンパ
レータ等を用いて構成されるが、これらのうち積分器を
構成する演算増幅器のオフセットはこれを補償しないと
Ａ／Ｄ変換結果に誤差を含むもめとなる。Ａ／Ｄ変換器
において積分器のオフセットを補正するには、例えば入
力零時と入力Ｅｘ時のＡ／Ｄ変換値をメモリしておき、
マイクロプロセッサ等でディジタル演算して両人力の差
を求めるようＫすれば自動的にオフセットを補正するこ
とが可能である。しかし５、この方法においては、マイ
クロプロセッサを用いない機器では演算が困難である。
以下、単にＡ／Ｄ変換器という）は積分器およびコンパ
レータ等を用いて構成されるが、これらのうち積分器を
構成する演算増幅器のオフセットはこれを補償しないと
Ａ／Ｄ変換結果に誤差を含むもめとなる。Ａ／Ｄ変換器
において積分器のオフセットを補正するには、例えば入
力零時と入力Ｅｘ時のＡ／Ｄ変換値をメモリしておき、
マイクロプロセッサ等でディジタル演算して両人力の差
を求めるようＫすれば自動的にオフセットを補正するこ
とが可能である。しかし５、この方法においては、マイ
クロプロセッサを用いない機器では演算が困難である。
また、オフセット値をアナログ的にメモリしておいてこ
れを補正することも知られているが、その補正手段は回
路構成が複雑である。
れを補正することも知られているが、その補正手段は回
路構成が複雑である。
本発明に係るパルス幅変調方式のＡ／Ｄ変換器は、マイ
クロプロセッサ等のディジタル演算素子或いはアナログ
メモリ等を用いずに、アップダウンカウンタによる簡単
な回路構成で自動的にオフセットの補正ができるようし
たものである。以下、第１図をもって本発明の一実施例
を説明する。
クロプロセッサ等のディジタル演算素子或いはアナログ
メモリ等を用いずに、アップダウンカウンタによる簡単
な回路構成で自動的にオフセットの補正ができるようし
たものである。以下、第１図をもって本発明の一実施例
を説明する。
第１図において、ＰＷＭはパルス幅変調回路で、積分器
１０．コンパレータ２０．正負の基準電圧子Ｅｓおよび
系の周期を決める方形波電圧士Ｅｃで構成されている。
１０．コンパレータ２０．正負の基準電圧子Ｅｓおよび
系の周期を決める方形波電圧士Ｅｃで構成されている。
積分器１０は演算増幅器１１を用いて構成され、方形波
電圧±Ｅｃはクロックｆｃを分周回路３０で分周するこ
とによυ得られる。このパルス幅変調回路は周知なもの
で、以下簡単にその動作について説明する。すなわち、
被変換人力Ｅｘと基準電圧±Ｅｓおよび方形波電圧士Ｅ
ｃＦｉ積分器１０で加算積分され、その積分出力ｅ。ｔ
ｊコンパレータ２０において零レベル比較される。基準
電圧±Ｅｓを切換えるスイッチ４０はコンパレータ２０
が出力するパルス幅変調信号ＱＫよって駆動さ゛れ、ｅ
〉０のとき＋Ｅｓが、ｅ〈０のとき−Ｅｓが積分器１０
に帰還される。
電圧±Ｅｃはクロックｆｃを分周回路３０で分周するこ
とによυ得られる。このパルス幅変調回路は周知なもの
で、以下簡単にその動作について説明する。すなわち、
被変換人力Ｅｘと基準電圧±Ｅｓおよび方形波電圧士Ｅ
ｃＦｉ積分器１０で加算積分され、その積分出力ｅ。ｔ
ｊコンパレータ２０において零レベル比較される。基準
電圧±Ｅｓを切換えるスイッチ４０はコンパレータ２０
が出力するパルス幅変調信号ＱＫよって駆動さ゛れ、ｅ
〉０のとき＋Ｅｓが、ｅ〈０のとき−Ｅｓが積分器１０
に帰還される。
すなわち、基準電圧±Ｅｓは被変換人力Ｅｘの極性およ
び大きさによって第２図（イ）、（ロ）に示す如くパル
ス幅変調され、系の平衡状態においては下式（１）が成
立する。
び大きさによって第２図（イ）、（ロ）に示す如くパル
ス幅変調され、系の平衡状態においては下式（１）が成
立する。
ここで、Ｔｃ認Ｔ１十Ｔ２（一定）
したがって、このパル、ス幅変調回路は第（１）式に示
す（Ｔ２−Ｔｃ ／２ ）を引数することによυ、被変
換入力ＥｘをＡ／Ｄ変換することができる。このパルス
幅変調回路における積分器１０は演算増幅器１１をもっ
て構成されるが、前記したように演算増幅器１１のオフ
セットを補償しないとＡ／Ｄ変換結果に誤差が生じる。
す（Ｔ２−Ｔｃ ／２ ）を引数することによυ、被変
換入力ＥｘをＡ／Ｄ変換することができる。このパルス
幅変調回路における積分器１０は演算増幅器１１をもっ
て構成されるが、前記したように演算増幅器１１のオフ
セットを補償しないとＡ／Ｄ変換結果に誤差が生じる。
第１図に示すＡ／Ｄ変換器は以下のようにして、そのオ
フセットが自動的に補正される。なお、第１図において
、５０はオフセット自動−補正用の切換スイッチ、６０
はゲート回路、７０は本発明によって設けられたアップ
・ダウン（Ｕｐ−Ｄｏｗｎ ）カウンタ、８０は各部の
シーケンスを司どるコントローラである。切換スイッチ
５０の一方Ｑ端子５１には被変換人力Ｅｘが加えられ、
他方の端子５２は接地（基準電位点）されている。
フセットが自動的に補正される。なお、第１図において
、５０はオフセット自動−補正用の切換スイッチ、６０
はゲート回路、７０は本発明によって設けられたアップ
・ダウン（Ｕｐ−Ｄｏｗｎ ）カウンタ、８０は各部の
シーケンスを司どるコントローラである。切換スイッチ
５０の一方Ｑ端子５１には被変換人力Ｅｘが加えられ、
他方の端子５２は接地（基準電位点）されている。
オフセットを自動補正するために、被変換人力Ｅｘ’）
Ａ／Ｄ変換する前に切換スイッチ５０の接片を端子５２
に接続して積分器１０の入力を零にするとともに、アッ
プ・ダウンカウンタ７０をリセットする。
Ａ／Ｄ変換する前に切換スイッチ５０の接片を端子５２
に接続して積分器１０の入力を零にするとともに、アッ
プ・ダウンカウンタ７０をリセットする。
この場合、積分器１０にオフセットが無ければパルス幅
変−信号Ｑは第３図（イ）の実線で示す如くＴ□＝Ｔ２
となるが、オフセットがあるとパルス幅変調信号Ｑは第
３図０）の鎖線で示す如＜Ｔ２はオフセット分Δだけ長
くなる。Ｔ２＋Δ期間ゲート６０は開になＬ この間カ
ウンタ７０はクロックツ（ルスｆｃをアップ・カウント
する。この時のカウンタ７０の引数値は第３図（ロ）で
示される。カウントし終った時点でのカウンタ７０の内
容は積分器１０のオフセットを含んだものとなる。
変−信号Ｑは第３図（イ）の実線で示す如くＴ□＝Ｔ２
となるが、オフセットがあるとパルス幅変調信号Ｑは第
３図０）の鎖線で示す如＜Ｔ２はオフセット分Δだけ長
くなる。Ｔ２＋Δ期間ゲート６０は開になＬ この間カ
ウンタ７０はクロックツ（ルスｆｃをアップ・カウント
する。この時のカウンタ７０の引数値は第３図（ロ）で
示される。カウントし終った時点でのカウンタ７０の内
容は積分器１０のオフセットを含んだものとなる。
次に被変換入力Ｅｘ（Ｅｘ）０の場合）のＡ／Ｄ変″換
動作に入る。この場合、スイッチ５０の接片を端子５１
に接続することにより積分器１０に入力Ｅｘが加えられ
る。その結果、パルス幅変調信号ＱのＴ２期間は第３図
の（ハ）で示す如く入力Ｅｘの値に応じて長くなる。こ
のＴ２期間ゲート６０は開になり、カウンタ７０は今度
はクロックパルスｆｃをダウンカウントし、その引数値
が零に達するとカウンタ７０は今度はクロックパルスｆ
ｃをカウントアツプする。Ｔ２期間終了時のカウンタ７
０の内容は被変換人力Ｅｘに対応したディジタル信号り
となる。この場合、積分器１０にオフセットが無ければ
Ｔ２は第３図（ハ）の実線であるのに対して、オフセッ
トがあるとＴ２はΔだけ長くなる。そのため、カウンタ
７０はオフセットがあるときは第３図に）に示す如くΔ
だけ長い期間クロックパルスｆｃをカウントすることに
なる。しかし、入力零時においてΔだけ長い期間アップ
カウントしているので、カウンタ７０が計数動作を停止
したときのこのカウンタの内容はΔ期間の引数値が差し
引かれたものとなる。その結果Ｔ２ ＋ ４期間経過後
のカウンタ７０のｎ１数値りはオフセーットが補正され
たものとなる。このようにして、積分器１０のオフセッ
トが自動的に補正される。なお、上述はＥｘ〉０の場合
の動作で、あるが、ＥＸ〈０の場合もＥｘ） Ｏのとき
の動作に順じてＡ／Ｄ変換時にオフセットが自動的に補
正される。
動作に入る。この場合、スイッチ５０の接片を端子５１
に接続することにより積分器１０に入力Ｅｘが加えられ
る。その結果、パルス幅変調信号ＱのＴ２期間は第３図
の（ハ）で示す如く入力Ｅｘの値に応じて長くなる。こ
のＴ２期間ゲート６０は開になり、カウンタ７０は今度
はクロックパルスｆｃをダウンカウントし、その引数値
が零に達するとカウンタ７０は今度はクロックパルスｆ
ｃをカウントアツプする。Ｔ２期間終了時のカウンタ７
０の内容は被変換人力Ｅｘに対応したディジタル信号り
となる。この場合、積分器１０にオフセットが無ければ
Ｔ２は第３図（ハ）の実線であるのに対して、オフセッ
トがあるとＴ２はΔだけ長くなる。そのため、カウンタ
７０はオフセットがあるときは第３図に）に示す如くΔ
だけ長い期間クロックパルスｆｃをカウントすることに
なる。しかし、入力零時においてΔだけ長い期間アップ
カウントしているので、カウンタ７０が計数動作を停止
したときのこのカウンタの内容はΔ期間の引数値が差し
引かれたものとなる。その結果Ｔ２ ＋ ４期間経過後
のカウンタ７０のｎ１数値りはオフセーットが補正され
たものとなる。このようにして、積分器１０のオフセッ
トが自動的に補正される。なお、上述はＥｘ〉０の場合
の動作で、あるが、ＥＸ〈０の場合もＥｘ） Ｏのとき
の動作に順じてＡ／Ｄ変換時にオフセットが自動的に補
正される。
すなわち、ＥＸ〈０のときもＥｘ〉０と同様にＥｘのＡ
／Ｄ変換に先立ってスイッチ５０を端子５２に接続し、
入力零時において（Ｔ２＋Ｊ）だけカウンタ７０でクロ
ックパルスｆｃをカウントアツプする。その後、被変換
人力ＥｘをＡ／Ｄ変換するが、ＥＸ＜０の場合のパルス
幅変調信号Ｑは第４図で示される。Ｔ２の期間カウンタ
７０はクロックパルスｆｃをダウンカウントする０Ｅｘ
（Ｏの場合、Ｅｘの大きさに従ってＴ２の期間はより短
くなる。よって、カウンタ７０の引数値が零に達しない
うちにカウンタ７０の引数動作は停止する。この時のカ
ウンタ７０の計数内容がＥｘ（０のときのＡ／Ｄ変換値
であるが、積分器２ｏにオフセットがある場合、Ｔ２は
オフセット分Δだけ長くなり、そのΔだけ余分にカウン
タ７ｏはクロックパルスｆｃを引数する。したがって、
Δは差引かれて零となり、Ｔ２＋Δ期間経過後のカウン
タ７ｏの計数内容りは−Ｅｘ、のディジタル信号となる
。このようにして、Ｅｘ〈０のときもオフセットは自動
的に補正される。なお、入力Ｅｘの正、負の極性はカウ
ンタ７０の引数値が零に達したかどうかで判定される。
／Ｄ変換に先立ってスイッチ５０を端子５２に接続し、
入力零時において（Ｔ２＋Ｊ）だけカウンタ７０でクロ
ックパルスｆｃをカウントアツプする。その後、被変換
人力ＥｘをＡ／Ｄ変換するが、ＥＸ＜０の場合のパルス
幅変調信号Ｑは第４図で示される。Ｔ２の期間カウンタ
７０はクロックパルスｆｃをダウンカウントする０Ｅｘ
（Ｏの場合、Ｅｘの大きさに従ってＴ２の期間はより短
くなる。よって、カウンタ７０の引数値が零に達しない
うちにカウンタ７０の引数動作は停止する。この時のカ
ウンタ７０の計数内容がＥｘ（０のときのＡ／Ｄ変換値
であるが、積分器２ｏにオフセットがある場合、Ｔ２は
オフセット分Δだけ長くなり、そのΔだけ余分にカウン
タ７ｏはクロックパルスｆｃを引数する。したがって、
Δは差引かれて零となり、Ｔ２＋Δ期間経過後のカウン
タ７ｏの計数内容りは−Ｅｘ、のディジタル信号となる
。このようにして、Ｅｘ〈０のときもオフセットは自動
的に補正される。なお、入力Ｅｘの正、負の極性はカウ
ンタ７０の引数値が零に達したかどうかで判定される。
第５図は本発明の他の実施例の接続図である。
第５図において、ＰＷＭＩはパルス幅変調回路で、この
パルス幅変調回路は本願出願人によって特願昭５５−１
２５００９号として既に出願したものである。この変調
回路において第１図と相違するところは、第１図ではコ
ンパレータ２０の出力で直接基準電圧±Ｅｓの選択スイ
ッチ４０を駆動したのに対して、第５図の変換器ではコ
ンパレータ２０の出力をＤタイプのフリップ・フロップ
９０に入力し、このフリップ・フロップ９０の出力でス
イッチ４ｏを駆動するようにしたものである。スリップ
・フロップ９０のＤ入力端子の状態はクロックパルスｆ
ｃの立上がりでトランスファされ、これにょシクロツク
パルスｆｃに同期したパルス幅変調出力が得られる。こ
のパルス幅変調回路の動作は第１図で示したパルス幅変
調回路の動作と基本的には同じであるが、上記したよう
にパルス幅変調出力がクロックパルスに同期化されるこ
とにより、１回のＡ／Ｄ変換によって生じる誤差をに回
のＡ’／Ｄ変換データを積算することによって除去し、
Ｋ回の引数積算によって分解能を１／Ｋに向上させ、こ
れによって１回の積分時間を第１図の回路よシ短かくし
、Ｋ回の引数積算で積分効果を持たせながら応答特性の
改善が削られているものである。
パルス幅変調回路は本願出願人によって特願昭５５−１
２５００９号として既に出願したものである。この変調
回路において第１図と相違するところは、第１図ではコ
ンパレータ２０の出力で直接基準電圧±Ｅｓの選択スイ
ッチ４０を駆動したのに対して、第５図の変換器ではコ
ンパレータ２０の出力をＤタイプのフリップ・フロップ
９０に入力し、このフリップ・フロップ９０の出力でス
イッチ４ｏを駆動するようにしたものである。スリップ
・フロップ９０のＤ入力端子の状態はクロックパルスｆ
ｃの立上がりでトランスファされ、これにょシクロツク
パルスｆｃに同期したパルス幅変調出力が得られる。こ
のパルス幅変調回路の動作は第１図で示したパルス幅変
調回路の動作と基本的には同じであるが、上記したよう
にパルス幅変調出力がクロックパルスに同期化されるこ
とにより、１回のＡ／Ｄ変換によって生じる誤差をに回
のＡ’／Ｄ変換データを積算することによって除去し、
Ｋ回の引数積算によって分解能を１／Ｋに向上させ、こ
れによって１回の積分時間を第１図の回路よシ短かくし
、Ｋ回の引数積算で積分効果を持たせながら応答特性の
改善が削られているものである。
このような構成のパルス幅変調回路ｐｗ１１ｔ°を用い
た第５図のアナログ・ディジタル変換器も第１図で説明
したと同様に切換スイッチ５０を端子５２に接続し、そ
の間に回のパルス幅変調信号を得てクロックパルスをカ
ウンタ７ｏによって加算積算したのち）今度は被変換人
力ＥｘのＮ回のパルス幅変調信号を得てクロックパルス
を減算ａ〜ときのカウンタ７０の内容は積分器１ｏのオ
フセットが除去されたＡ／Ｄ変換値となる。第６図（イ
）はＥｘ）０のとき、（ロ）はＥｘ（０のときの第５図
の変換動作を示すものである。
た第５図のアナログ・ディジタル変換器も第１図で説明
したと同様に切換スイッチ５０を端子５２に接続し、そ
の間に回のパルス幅変調信号を得てクロックパルスをカ
ウンタ７ｏによって加算積算したのち）今度は被変換人
力ＥｘのＮ回のパルス幅変調信号を得てクロックパルス
を減算ａ〜ときのカウンタ７０の内容は積分器１ｏのオ
フセットが除去されたＡ／Ｄ変換値となる。第６図（イ
）はＥｘ）０のとき、（ロ）はＥｘ（０のときの第５図
の変換動作を示すものである。
なお、第１図および第５図において、積分器１゜の入力
回路にプリアンプを用いた場合、そのプリアンプのオフ
セットも含めて補正することができる。なおまた、本発
明においてはオフセットの除去について説明したが、本
発明は例えば温度測定における基準接点補償のように、
ある基準入力に対する差の値を求める場合にも適用する
ことができる。
回路にプリアンプを用いた場合、そのプリアンプのオフ
セットも含めて補正することができる。なおまた、本発
明においてはオフセットの除去について説明したが、本
発明は例えば温度測定における基準接点補償のように、
ある基準入力に対する差の値を求める場合にも適用する
ことができる。
以上説明したように、本発明においてにマイクｏプロセ
ッザ等のディジタル演算素子或いはアナログメモリ等を
用いずに、アップダウンカウンタを用いた簡単な回路構
成で自動的にオフセットの補正が可能となるパルス幅変
調方式のアナログ・ディジタル変換器を得ることができ
る。
ッザ等のディジタル演算素子或いはアナログメモリ等を
用いずに、アップダウンカウンタを用いた簡単な回路構
成で自動的にオフセットの補正が可能となるパルス幅変
調方式のアナログ・ディジタル変換器を得ることができ
る。
第１図は本発明に係る変換器の一実施例の回路図、第２
図乃至第４図は第１図の動作を説明するための波形図、
第５図は本発明の他の実施例の回路図、第６図（イ）、
（ロ）は第５図の動作説明図である。 １０・・・積分器、２０・・・コンパレータ、３０・・
・分周回路、４０・・・選択スイッチ、５０・・・切換
スイッチ、６０・・・ゲート、７０・・・アップ゛・ダ
ウンカウンタ、８０・・・コントローラ、９０・・・フ
リップ・フ四ツブ。
図乃至第４図は第１図の動作を説明するための波形図、
第５図は本発明の他の実施例の回路図、第６図（イ）、
（ロ）は第５図の動作説明図である。 １０・・・積分器、２０・・・コンパレータ、３０・・
・分周回路、４０・・・選択スイッチ、５０・・・切換
スイッチ、６０・・・ゲート、７０・・・アップ゛・ダ
ウンカウンタ、８０・・・コントローラ、９０・・・フ
リップ・フ四ツブ。
Claims (3)
- （１）一方の入力端子が被変換入力に接続され他方の入
力端子が基準電位点に接続された切換スイッチ、演算増
幅器を用いて構成されその入力端子に切換スイッチが接
続された積分器、この積分器の出力が基準電位と比較さ
れるコンパレータ、このコンパレータの出力で駆動され
るスイッチによって選択され前記積分器に加えられる正
又は負の基準電圧源、クロックパルス発生器、このクロ
ックパルス発生器の出力を分周しその分周出力を前記積
分器に与える分周回路、前記切換スイッチが基準電位点
に接続さねたとき前記クロックパルス発生器の出力をア
ップカランとし、被変換入力に接続さｈたときクロック
パルス発生器の出力をダウンカウントするアップ・ダウ
ンカウンタを具備し、このアップ・ダウンカウンタの引
数値を変換されたディジタル信号として出力するアナロ
グ・デ（ジタル変換器。 - （２）前記コンパレータの出力を一方の入力に加え前記
クロックパルス発生器の出力を他方の入力に受けて前記
コンパレータの出力をクロックパルスによシ同期化する
フリップ・フロップを介して前記正、負の規準電圧を選
択するスイッチを駆動するようにした特許請求範囲第（
１）項記載のアナログ・ディジタル変換器。 - （３）前記被変換入力が積分器に加えられているときに
前記アップ・ダウンカウンタの引数値が零に達したかど
うかを検出して被変換入力の極性を判別すると共に、零
に達したらアップ・ダウンカウントをアップカウントに
切換えるようにしたことを特徴とする特許請求範囲第（
１）項又は第（２）項記載のアナログ・ディジタル変換
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19567182A JPS5986331A (ja) | 1982-11-08 | 1982-11-08 | アナログ・デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19567182A JPS5986331A (ja) | 1982-11-08 | 1982-11-08 | アナログ・デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5986331A true JPS5986331A (ja) | 1984-05-18 |
Family
ID=16345056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19567182A Pending JPS5986331A (ja) | 1982-11-08 | 1982-11-08 | アナログ・デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036721A (ja) * | 2005-07-27 | 2007-02-08 | Tanita Corp | 帰還型パルス幅変調方式ａｄ変換器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4848065A (ja) * | 1971-10-20 | 1973-07-07 | ||
| JPS566141A (en) * | 1979-06-27 | 1981-01-22 | Satake Eng Co Ltd | Condenser of color separator |
| JPS566528A (en) * | 1979-06-28 | 1981-01-23 | Nec Corp | Signal converter |
| JPS5749866A (en) * | 1980-09-09 | 1982-03-24 | Yokogawa Hokushin Electric Corp | Analog-digital converter and digital voltmeter |
-
1982
- 1982-11-08 JP JP19567182A patent/JPS5986331A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4848065A (ja) * | 1971-10-20 | 1973-07-07 | ||
| JPS566141A (en) * | 1979-06-27 | 1981-01-22 | Satake Eng Co Ltd | Condenser of color separator |
| JPS566528A (en) * | 1979-06-28 | 1981-01-23 | Nec Corp | Signal converter |
| JPS5749866A (en) * | 1980-09-09 | 1982-03-24 | Yokogawa Hokushin Electric Corp | Analog-digital converter and digital voltmeter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036721A (ja) * | 2005-07-27 | 2007-02-08 | Tanita Corp | 帰還型パルス幅変調方式ａｄ変換器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4542354A (en) | Delta-sigma pulse modulator with offset compensation | |
| US4584566A (en) | Analog to digital converter | |
| US7839320B2 (en) | Measurement amplification device and method | |
| US4573037A (en) | Analog-to digital converter and method | |
| JPS58105625A (ja) | 多重化したアナログ−デジタル変換器 | |
| JPS5986331A (ja) | アナログ・デイジタル変換器 | |
| US4306297A (en) | Apparatus for measuring the vector voltage ratio of two A.C. signals | |
| JPS62291573A (ja) | 電気装置 | |
| JP2627758B2 (ja) | 信号発生装置 | |
| JPH0638663B2 (ja) | デジタルテレビジョン信号処理装置用のクロック発生回路 | |
| JPS6190516A (ja) | 位相比較回路 | |
| JPS61116422A (ja) | アナログ・デイジタル変換回路 | |
| SU1003382A2 (ru) | Устройство дл измерени дифференциально-фазовых искажений | |
| JPS60197016A (ja) | アナログ・デジタル変換回路装置 | |
| SU1712893A2 (ru) | Преобразователь синфазной и квадратурной составл ющих основной гармоники переменного тока | |
| JPH0646287A (ja) | 映像信号フィードバッククランプ回路 | |
| JPS623734Y2 (ja) | ||
| SU938163A1 (ru) | Детектор квазиравновеси | |
| JPH0221807Y2 (ja) | ||
| JPS6135729B2 (ja) | ||
| JPH0654331B2 (ja) | 電力変換装置の電圧，電流検出方式 | |
| JPS6029685Y2 (ja) | 積算器 | |
| JPS644377B2 (ja) | ||
| SU1509752A1 (ru) | Преобразователь амплитуды импульсов в посто нное напр жение | |
| JPS6211818B2 (ja) |