SU817729A1 - Дифференцирующее устройство - Google Patents

Description

Изобретение относится к вычислительной технике.

Известны дифференцирующие устройства, основанные на вычислении разности интегральных значений входного сигнала, взятых на соседних интервалах времени [11 и [2] .

Известно устройство,'содержащее реверсивный счетчик и схему управления режимом сложения-вычитания импульсов входной последовательности [1J.

Недостаток устройства - необходимость частотно-импульсной модуляции дифференцируемого сигнала и зависимость масштаба вычисляемой разности (производной) от интервала интегрирования.

Наиболее близким к предлагаемому является дифференцирующее устройство, содержащее аналого-цифровой преобразователь, реверсивный цифро-аналоговый преобразователь, регистор, коммутационные элементы и блок синхронизации [2] ·

Однако в этом устройстве также существует зависимость масштаба вычисляемой производной от длительности интервалов интегрирования.

Цель изобретения.- обеспечение независимости масштаба производной от времени усреднения.

Поставленная цель достигается тем, что дифференцирующее устройство содержащее блок синхронизации, блок индикации и ключи, содержит генератор импульсов стабильной частоты, элемент И, триггер, два инвертораповторителя, первый интегратор, ком. паратор, два D-триггера, дешифратор, источник опорного напряжения и второй интегратор с ключом сброса в цепи обратной связи, вход устройства через 15 последовательно соединенные первый инвертор-повторитель и первый ключ связан с первым входом первого интегратора, источник опорного напряжения через последовательно соединенные 20 второй ключ, второй интегратор, второй инвертор-повторитель и третий ключ связан с вторым входом первого интегратора, выход которого подключен к первому входу компаратора, вто25 рой вход которого соединен с шиной нулевого потенциала,, выход компаратора соединен с первым' входом триггера и с D-входами D-триггеров, выходы : триггера и генератора импульсов ста30 бильной частоты соединены с соответ ствующими входами элемента И, выход которого подключен к первому входу блока индикации, выход триггера соединен с управляющими входами третьего ключа и блока синхронизации, выход первого D-триггера с управляющим входом второго инвертора-повторителя и с первым входом дешифратора, выход второго D-триггера соединен со вторым входом дешифратора, выход которого подключен к второму входу блока индикации, первый выход блока синхронизации соединен с управляющим входом первого инвертора-повторителя, второй выход - с управляющими входами первого и второго^гключей, третий с управляющим входом блока индикации, четвертый - с управляющим входом дешифратора, пятый - с управляющим входом второго D-триггера, шестой с управляющим входом первого D-триггера и с вторым входом триггера, седьмой - с управляющим входом ключа сброса второго интегратора.

На фиг.1 представлена блок-схема предлагаемого устройства.

Устройство содержит вход сигнала 1, первый инвертор-повторитель 2, ключи 3,4 и 5 , интегратор 6 с входными масштабными резисторами 7 и 8 и интегрирующим конденсатором 9, компаратор 10, триггер 11, элемент И 12, генератор 13 импульсов стабильной . частоты, блок 14 индикации, интегратор 15 с входным масштабным резистором 16, интегрирующим конденсатором 17 и ключом 18 сброса, блок 19 синхронизации, источник 20 опорного напряжения, второй инвертор-повторитель 21)дешифратор 22,0-триггеры 23 и 24.

Устройство дифференцирует входной сигнал U(t) , усредняя его изменение в определенное время. Производная сигнала u’(t) получается в соответствии с выражением

U*(t) » l|b(t)dt-|⁷U(t)dt] ZUtf,.

где - интервалы времени интегрирования (фиг.2).

Устройство работает следующим образом.

В начальном состоянии выходные напряжения интеграторов 6 и 15 равны нулю, ключи 3,4 и 5 разомкнуты, ключ 18 замкнут. В начале интегрирования блок 19 синхронизации замыкает ключи 3 и 5 и размыкает ключ 18. В течение первого интервала (t₀-t₄) интегратор 6 интегрирует неинвертированное входное напряжение. в момент ц сигналом с блока 19 инвертор-повторитель 2 переводится в инвертирующий режим, а⁴ D-триггер 23 - в состояние, соответствующее полярности выходного сигнала компаратора 10. В течение второго интервала (Ц-t^) интегратор 6 интегрирует инвертированное входное напряжение. К моменту ti на интегра торе 6 накапливается напряжение, соответствующее изменяющейся части входного сигнала, одновременно в течение времени Т^= t^-tpопорное напряжение Uqинтегрируется интегратором 15. В моментt/£ блок 19 подает импульс сброса на вход блока 14 индикации, а на входы триггеров 11 и 24 - импульс начала цикла компенсации и размыкает ключи 3 и 5, на выходе 0-триггера 24 появляется уровень, соответствующий знаку выходного напряжения компаратора 10 и управляющий работой второго инвертора-повторителя 21, на выходе триггера 11 появляется разрешающий уровень 1, который замыкает ключ 4, импульсы генератора 13 через элементы И 12'поступают в блок 14 индикации, на выходе дешифратора 22 вырабатывается сигнал, соответствующий знаку производной, и подается в блок 14., компенсация заряда интегратора 6 производится выходным напряжением интегратора 15 через инвертор-повторитель 21 до обнуления напряжения интегратора 6. В конце интервала компенсации срабатывает компаратор 10 и переводит триггер 11 в начальное состояние, элемент И 12 закрывается, сигнал с выхода триггера 11 размыкает ключ 4, а также (через блок 19) замыкает ключ 18 и возвращает интегратор 15 в начальное состояние. Время компенсации измеряют, заполняяаего импульсами постоянной частоты. Время компенсации пропорционально среднему значению производной и' ft) =д1) независимо от длительности интервала интегрирования, поскольку компенсирующее напряжение, вырабатываемое интегратором 15, пропорционально интервалу интегрирования.

Claims (2)

1. Изобретение относитс  к вычислительной технике. Известны дифференцирующие устрой ства, основанные на вычислении разности интегральных значений входного сигнала, вз тых на соседних инте валах времени 11 и Г 2. Известно устройство,содержащее реверсивный счетчик и схему управле .ни  режимом сложени -вычитани  импуль сов входной последовательности ClJ Недостаток устройства - необходимость частотно-импульсной модул ции дифференцируемого сигнала и зависимость масштаба вычисл емой разности (производной) от интервала интегрировани . Наиболее близким к предлагаемому  вл етс  дифференцирующее устройст во , содержащее аналого-цифровой преобрааователь , реверсивный цифро-аналоговый преобразователь, регистор, коммутационные злементы и блок синхронизации С2} . Однако в этом устройстве также существует зависимость масштаба вычисл емой производной от длительности интервалов интегрировани . Цель изобретени .- обеспечение независимости масштаба производной от времени усреднени . Поставленна  цель достигаетс  тем, что дифференцирующее устройство содержащее блок синхронизации, блок индикации и тлючи, содержит генератор импульсов стабильной частоты, элемент И, триггер, два инвертораповторител , первый интегратор, компаратор , два О-триггера, дешифратор, источник опорного напр жени  и второй интегратор с ключом сброса в цепи обратной св зи, вход устройства через последовательно соединенные первый инвертор-повторитель и первый ключ св зан с первым входом первого интегратора , источник опорного напр жени  через последовательно соединенные второй ключ, второй интегратор, второй инвертор-повторитель и третий ключ св зан с вторым входом первого интегратора, выход которого подключен к первому входу компаратора, второй .вход которого соединен с шиной нулевого потенциала, выход компаратора соединен с первым входом триггера и с О-входами D-триггеров, выходы / триггера и генератора импульсов стабйльной частоты соединены с соответствукнцими входами элемента И, выход которого подключен к первому входу блока индикации, выход триггера соединен с управл ющими входг1ми третьего ключа и блока синхронизации, вьисод первого D-триггера с управл ющим входом второго инвертора-повторител  и с первым входом дешифратора, выход второго D-триггера соединен со вторым входом дешифратора, выход которого подключен к второму входу блока индикации г первый выход блока синхронизации соединен с управл ющим входом первого инвертора-повторител , второй выход - с управл ющими входами первого и второго ключей, третий с управл кицим входом блока индикации четвертый - с управл ющим входом дешифратора , п тый - с управл ющим входом второго D-триггера, шестой с управл ющим входом первого D-триггера и с вторым входом триггера, седьмой - с управл ющим входом ключа сброса второго интегратора. На фиг.1 представлена блок-схема предлагаемого устройства. Устройство содержит вход сигнала 1, первый инвертор-повторитель 2, ключи 3,4 и 5 , интегратор б с входными масштабными резисторами 7 и 8 и интегрирующим конденсатором 9, ком паратор 10, триггер 11, элемент И 12 генератор 13 импульсов стабильной . частоты, блок 14 индикации, интегратор 15 с входным масштабным резистором 16, интегрирующим конденсатором 1 и ключом 18 сброса, блок 19 синхронизации , источник 20 опорного напр жени , второй инвертор-повторитель 21,д«11Ифратор 22,0-триггеры 23 и 24. Устройство дифференцирует входной сигнал U(t) , усредн   его изменени в определенное врем . Производна  сигнала u(t) получаетс  в соответствии с выражением u(t) « {|lj(t)dt-|U(t)(Atf,. где t, - ийтервалы времени интегрировани  (фиг.2). Устройство работает следующим образом . В начальном состо нии выходные напр жени  интеграторов б и 15 равны нулю, ключи 3,4 и 5 разомкнуты, ключ 18 замкнут. В начгше интегрировани  блок 19 синхронизации замыкает ключи 3 и 5 и размокает: ключ 18. В течение первого интервала () интегратор 6 интегрирует неинвертированное вход ное напр жение. В момент ц сигналом с блока 19 инвертор-повторитель 2 переводитс  в инвертирующий режим, а D-триггер 23 - в состо ние, соответствующее пол рности выходного сиг нала компаратора 10. В течение второго интервала (Ц-) интегратор б интегрирует инвертированное входное напр жение. К моменту ti на интегра оре 6 накапливаетс  напр жение, сответствующее измен ющейс  части вхоного сигнала, одновременно в течеие времени Т t,- tpопорное напр жеие Uoинтегрируетс  интегратором 15. моментt/2 блок 19 подает импульс броса на вход блока 14 индикации, а на входы триггеров 11 и 24 - импульс начала цикла компенсации и размыкает ключи 3 и 5, на выходе 0-триггера 24 по вл етс  уровень, соответствующий знаку выходного напр жени  компаратора 10 и управл ющий работой второго инвертора-повторител  21, на выходе триггера 11 по вл етс  разрешающий уровень 1, который замыкает ключ 4, импульсы генератора 13 через элементы И 12посту-пают в блок 14 индикации, на выходе дешифратора 22 вырабатываетс  сигнал, соответствующий знаку производной, и подаетс  в блок 14., компенсаци  зар да интегратора 6 производитс  выходным напр жением интегратора 15 через инвертор-повторитель 21 до обнулени  напр жени  интегратора б. В конце интервала компенсации срабатывает компаратор 10 и переводит триггер 11 в начальное состо ние, элемент И 12 закрываетс , сигнал с выхода триггера 11 размыкает ключ 4, а также (через блок -19) замыкает ключ 18 .и возвращает интегратор 15 в начальное состо ние. Врем  компенсации Tjj, измер ют, заполн  зего импульсами посто нной частоты. Врем  компенсации Т. пропорционально среднему значению производной и (ч) ди независимо от длительности интервала интегрировани , поскольку компенсирующее напр жение , вырабатываемое интегратором 15, пропорционально интервалу интегрировани . Формула изобретени  Дифференцирующее устройство, содержащее блок синхронизации, блок индикации и ключи, отличающеес  тем, что, с целью обеспечени  независимости масштаба производной от времени усреднени , устройство содержит генератор импульсов стабильной частоты, элемент И, триггер , два инвертора-повторител ,первый интегратор, компаратор, два D-триггера, дешифратор, источник опорного напр жени  и второй интегратор с ключом сброса в цепи обратной св зиJ вход устройства через последовательно соединенные первый инвертор-повторитель и первый ключ св зан с первым входом первого интегратора , источник опорного напр жени  через последовательно соединенные второй ключ, второй интегратор, второй инвертор-повторитель и третий ключ св зан с вторым входом первого

   интегратора, выход которого подключен к первому входу компарат рра, второй вход которого соединен с шиной нулевого потенциала, выход компаратора соединен с пбрвьт входом триггера и с О-входами О-триггеров, выхода триггера и генератора импульсов стабильной частоты соединены с соответСТВУКК4ИМИ входами эле1«юнта И, .выход которого подключен к первому входу блока индикации, выход триггера соединен с управл ющими входами третьего ключа и блока синхронизации, выход первого В-триггера соединен с управл юв им входом второго инвертора-повторител , и с первым входом дешифратора, выход второго D-триггера соединен с вто{вл4 входом дешифратора , выход которого подключен к второму входу блока индикации, первый выход блока синхронизации соединен с управл ющим входом первого инвертораповторител , второй выход - с управл к цими входами первого и второго ключей, третий - с управл ющим входом, блока индикаций, четвертый - с управл ющим входом дешифратора, п тый с управл ющим входом второго О-триггера , шестой - с- управл ющим входом первого D-триггера и с вторым входом триггера, седьмой - с управл5пощим входом ключа сброса второго интегратора .

   0

   Источники информации, прин тые во внимание при экспертизе

   Г. Круг Е.К. и др. Цифровые регул торы . Энерги , 1966, с.216-217.

   5
2. 2. Гальперин Л.Н., Машкинов Л.Б. и Невольниченко Б.И. Устройство дл  дифференцировани  и интегрировани  медленно измен ющихс  электрических сигналов.- Приборы и техника экспе-римента , 1974, №1.,

   Put.t