JPH0364963A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0364963A JPH0364963A JP20189589A JP20189589A JPH0364963A JP H0364963 A JPH0364963 A JP H0364963A JP 20189589 A JP20189589 A JP 20189589A JP 20189589 A JP20189589 A JP 20189589A JP H0364963 A JPH0364963 A JP H0364963A
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- 239000013078 crystal Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000005669 field effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
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- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はヘテロ接合バイポーラトランジスタ（ＨＢＴ）
と接合型電界効果トランジスタ１−ＦＥＴ）を集積し、
た半導体装置に関する。
と接合型電界効果トランジスタ１−ＦＥＴ）を集積し、
た半導体装置に関する。
化合物半導体技術の進歩に伴ない、単一の電子回路にお
いてＨＢＴとＪ−ＦＥＴが組み合わせて用いられること
が多くなってきた。従来は、ＨＢＴとＪ−ＦＥＴは基板
上に別々に形成され、配線によって相互接続されていた
。
いてＨＢＴとＪ−ＦＥＴが組み合わせて用いられること
が多くなってきた。従来は、ＨＢＴとＪ−ＦＥＴは基板
上に別々に形成され、配線によって相互接続されていた
。
しかしながら、このように別々に素子を形成していたの
では、工程が著しく複雑かつ多様化し、回路設計上の自
由度が小さくなる。また、半導体基板におけるパターン
占有面積も大きくなりがちで、高集積化に適しないとい
う欠点があった。この点に関し、たとえば特開昭６４−
３９０７３号などでは、ＭＥＳＦＥＴとショットキーダ
イオードをＧａ Ａｓ基板上で集積する技術が示されて
いる。しかし、ＨＢＴとＪ−ＦＥＴの組み合わせについ
ては、かかる試みはなされていない。
では、工程が著しく複雑かつ多様化し、回路設計上の自
由度が小さくなる。また、半導体基板におけるパターン
占有面積も大きくなりがちで、高集積化に適しないとい
う欠点があった。この点に関し、たとえば特開昭６４−
３９０７３号などでは、ＭＥＳＦＥＴとショットキーダ
イオードをＧａ Ａｓ基板上で集積する技術が示されて
いる。しかし、ＨＢＴとＪ−ＦＥＴの組み合わせについ
ては、かかる試みはなされていない。
本発明はかかる従来技術の欠点を解決することを課題と
している。
している。
本発明に係る半導体装置は、半導体基板上に複数の異種
の半導体結晶層を成長させることで形成され、下側の半
導体結晶層をベース層とし上側の半導体結晶層をエミッ
タ層とするＨＢＴと、同一の半導体基板上に形成され、
上記ＨＢＴのベース層として用いられた半導体結晶層を
ゲート層とし、上記ＨＢＴのエミッタ層として用いられ
た半導体結晶層をチャネル層とするＪ−ＦＥＴとを備え
ることを特徴とする。
の半導体結晶層を成長させることで形成され、下側の半
導体結晶層をベース層とし上側の半導体結晶層をエミッ
タ層とするＨＢＴと、同一の半導体基板上に形成され、
上記ＨＢＴのベース層として用いられた半導体結晶層を
ゲート層とし、上記ＨＢＴのエミッタ層として用いられ
た半導体結晶層をチャネル層とするＪ−ＦＥＴとを備え
ることを特徴とする。
ここで、基板上の半導体結晶層は少なくとも３層成長さ
れ、最上層はＨＢＴのエミッタキャップ層を形成すると
共にＪ−ＦＥＴのソースおよびドレイン層を形成するよ
うにしてもよい。
れ、最上層はＨＢＴのエミッタキャップ層を形成すると
共にＪ−ＦＥＴのソースおよびドレイン層を形成するよ
うにしてもよい。
本発明によれば、半導体基板上に形成された下側の半導
体結晶層はＨＢＴのベースおよびＪ−ＦＥＴのゲートと
して働き、上側の半導体結晶層はＨＢＴのエミッタおよ
びＪ−ＦＥＴのチャネルとして働く。
体結晶層はＨＢＴのベースおよびＪ−ＦＥＴのゲートと
して働き、上側の半導体結晶層はＨＢＴのエミッタおよ
びＪ−ＦＥＴのチャネルとして働く。
以下、添付図面により本発明の詳細な説明する。
第１図は実施例に係る半導体装置の断面図である。図示
の通り、ｎ型Ｇａ Ａｓからなる半導体基板１の上には
、下側からそれぞれｐ型Ｇａ Ａｓ ｓｎｎ型ＧａＡｓ
層４よびｎ型Ｇａ Ａｓからなる第１、第２および第３
の半導体結晶層２．３．４がエピタキシャル成長されて
いる。ＨＢＴ領域とＪ−ＦＥＴ領域は半導体基板１まで
至る溝６をエツチングにより形成することで分離され、
ＨＢＴ領域の半導体基板１の裏面にはコレクタ電極５Ｃ
がオーミック接触して形成されている。
の通り、ｎ型Ｇａ Ａｓからなる半導体基板１の上には
、下側からそれぞれｐ型Ｇａ Ａｓ ｓｎｎ型ＧａＡｓ
層４よびｎ型Ｇａ Ａｓからなる第１、第２および第３
の半導体結晶層２．３．４がエピタキシャル成長されて
いる。ＨＢＴ領域とＪ−ＦＥＴ領域は半導体基板１まで
至る溝６をエツチングにより形成することで分離され、
ＨＢＴ領域の半導体基板１の裏面にはコレクタ電極５Ｃ
がオーミック接触して形成されている。
ＨＢＴ領域において第１の半導体結晶層２は一部が露出
され、この上面にベース電極５Ｂがオーミック接触して
形成されている。第１の半導体結晶層２の表面はＪ−Ｆ
ＥＴ領域においても露出され、ここにゲート電極５Ｇが
オーミック接触して形成されている。第２の半導体結晶
層３はＨＢＴ領域においてエミッタ層となり、この上の
第３の半導体結晶層４はエミッタキャップ層となり、こ
の上にエミッタ電極５Ｅがオーミック接触して形成され
ている。第２の半導体結晶層３はＪ−ＦＥＴ領域におい
てチャネル層となり、この上の第３の半導体結晶層４は
２つに分離されて一方はソース層、他方はドレイン層と
なり、これらの上にソース電極５Ｓおよびドレイン電極
５Ｄがオーミック接触して形成されている。
され、この上面にベース電極５Ｂがオーミック接触して
形成されている。第１の半導体結晶層２の表面はＪ−Ｆ
ＥＴ領域においても露出され、ここにゲート電極５Ｇが
オーミック接触して形成されている。第２の半導体結晶
層３はＨＢＴ領域においてエミッタ層となり、この上の
第３の半導体結晶層４はエミッタキャップ層となり、こ
の上にエミッタ電極５Ｅがオーミック接触して形成され
ている。第２の半導体結晶層３はＪ−ＦＥＴ領域におい
てチャネル層となり、この上の第３の半導体結晶層４は
２つに分離されて一方はソース層、他方はドレイン層と
なり、これらの上にソース電極５Ｓおよびドレイン電極
５Ｄがオーミック接触して形成されている。
第１図の半導体装置は次のようにして作製される。
まず、ｎ型Ｇａ Ａｓからなる基板１が用意され、表面
が研磨されてエピタキシャル成長法によりｐ型Ｇａ Ａ
ｓの結晶層２、ｎ型ＧａＡρＡｓの結晶層３およびｎ型
Ｇａ Ａｓの結晶層４が順次に形成される。次に、フォ
トリソグラフィ技術を用いてレジストパターンを形成し
、Ｊ−ＦＥＴのチャネル領域でｎ型Ｇａ Ａｓ層４とｎ
型Ｇａ ＡＮ Ａｓ層３の一部が除去される。次に、別
のレジストパターンを形成し、ＨＢＴのベース電極領域
、Ｊ−ＦＥＴのゲート電極領域およびＪ−ＦＥＴとＨＢ
Ｔの間のアイソレーション領域において、ｎ型ＧａＡｓ
層４とｎ型Ｇａ Ａｊ！ Ａｓ層３が除去され、ｐ型Ｇ
ａ Ａｓ層２が露出される。次に、別のレジストパター
ンが形成されて、ＨＢＴとＪ−ＦＥＴの間でｐ型Ｇａ
Ａｓ層２とｎ型Ｇａ Ａｓ基板１の一部が除去され、ア
イソレーション用の溝６が形成される。その後、リフト
オフ法でオーミック電極５Ｄ、５Ｓ、５Ｇ、５Ｅ、５Ｂ
、５Ｃを形成することで、第１図のデバイス構造が完成
される。
が研磨されてエピタキシャル成長法によりｐ型Ｇａ Ａ
ｓの結晶層２、ｎ型ＧａＡρＡｓの結晶層３およびｎ型
Ｇａ Ａｓの結晶層４が順次に形成される。次に、フォ
トリソグラフィ技術を用いてレジストパターンを形成し
、Ｊ−ＦＥＴのチャネル領域でｎ型Ｇａ Ａｓ層４とｎ
型Ｇａ ＡＮ Ａｓ層３の一部が除去される。次に、別
のレジストパターンを形成し、ＨＢＴのベース電極領域
、Ｊ−ＦＥＴのゲート電極領域およびＪ−ＦＥＴとＨＢ
Ｔの間のアイソレーション領域において、ｎ型ＧａＡｓ
層４とｎ型Ｇａ Ａｊ！ Ａｓ層３が除去され、ｐ型Ｇ
ａ Ａｓ層２が露出される。次に、別のレジストパター
ンが形成されて、ＨＢＴとＪ−ＦＥＴの間でｐ型Ｇａ
Ａｓ層２とｎ型Ｇａ Ａｓ基板１の一部が除去され、ア
イソレーション用の溝６が形成される。その後、リフト
オフ法でオーミック電極５Ｄ、５Ｓ、５Ｇ、５Ｅ、５Ｂ
、５Ｃを形成することで、第１図のデバイス構造が完成
される。
上記の構成によれば、負荷デバイスやプリドライバの内
蔵化を実現できる。
蔵化を実現できる。
第２図はその回路構成図である。同図（ａ）は、Ｊ−Ｆ
ＥＴからなる負荷をＨＢＴを有するインバータ回路に内
蔵した状態を示している。また、同図（ｂ）は、ＨＢＴ
をドライブするためのＪ−ＦＥＴを内蔵したドライブ回
路を示している。本発明はこれらの回路に限らず、各種
のものに用い得ることは言うまでもない。
ＥＴからなる負荷をＨＢＴを有するインバータ回路に内
蔵した状態を示している。また、同図（ｂ）は、ＨＢＴ
をドライブするためのＪ−ＦＥＴを内蔵したドライブ回
路を示している。本発明はこれらの回路に限らず、各種
のものに用い得ることは言うまでもない。
本発明は実施例にものに限定されず、種々の変形が可能
である。
である。
例えば、化合物半導体の材料はＧ ａ Ａ ｓ ｓＧａ
ＡＤ Ａｓに限らず、ＩｎＰなど各種のものを用い得
る。また、半導体基板を半絶縁性の基板で構成し、第１
の半導体結晶層２との間に別の半導体結晶層を形成して
もよい。この場合には、当該半導体結晶層がＨＢＴのコ
レクタ層となり、コレクタ電極５Ｃはこの半導体結晶層
上に形成されることになる。
ＡＤ Ａｓに限らず、ＩｎＰなど各種のものを用い得
る。また、半導体基板を半絶縁性の基板で構成し、第１
の半導体結晶層２との間に別の半導体結晶層を形成して
もよい。この場合には、当該半導体結晶層がＨＢＴのコ
レクタ層となり、コレクタ電極５Ｃはこの半導体結晶層
上に形成されることになる。
以上、詳細に説明した通り本発明では、半導体基板に形
成された下側の半導体結晶層はＨＢＴのベースおよびＪ
−ＦＥＴのゲートとして働き、上側の半導体結晶層はＨ
ＢＴのエミッタおよびＪ−ＦＥＴのチャネルとして働く
。このため、ＨＢＴとＪ−ＦＥＴの双方を集積化た半導
体装置において、回路設計の自由度を著しく向上できる
。また、製造工程も簡略化し、配線も少なくできるので
、製造上の歩留りを大幅に向上できる効果がある。
成された下側の半導体結晶層はＨＢＴのベースおよびＪ
−ＦＥＴのゲートとして働き、上側の半導体結晶層はＨ
ＢＴのエミッタおよびＪ−ＦＥＴのチャネルとして働く
。このため、ＨＢＴとＪ−ＦＥＴの双方を集積化た半導
体装置において、回路設計の自由度を著しく向上できる
。また、製造工程も簡略化し、配線も少なくできるので
、製造上の歩留りを大幅に向上できる効果がある。
第１図は本発明の一実施例に係る半導体装置の断面図、
第２図は実施例が適用される回路の構成図である。 １・・・半導体基板、２・・・第１の半導体結晶層、３
・・・第２の半導体結晶層、４・・・第３の半導体結晶
層、５Ｂ・・・ベース電極、５Ｅ・・・エミッタ電極、
５Ｃ・・・コレクタ電極、５Ｄ・・・ドレイン電極、５
Ｇ・・・ゲート電極、６・・・溝。
第２図は実施例が適用される回路の構成図である。 １・・・半導体基板、２・・・第１の半導体結晶層、３
・・・第２の半導体結晶層、４・・・第３の半導体結晶
層、５Ｂ・・・ベース電極、５Ｅ・・・エミッタ電極、
５Ｃ・・・コレクタ電極、５Ｄ・・・ドレイン電極、５
Ｇ・・・ゲート電極、６・・・溝。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に複数の異種の半導体結晶層を成長さ
せることで形成され、下側の前記半導体結晶層をベース
層とし上側の前記半導体結晶層をエミッタ層とするヘテ
ロ接合バイポーラトランジスタと、 前記半導体基板上に形成され、前記ベース層として用い
られた前記半導体結晶層をゲート層とし、前記エミッタ
層として用いられた前記半導体結晶層をチャネル層とす
る接合型電界効果トランジスタと を備えることを特徴とする半導体装置。 ２、前記半導体結晶層は少なくとも３層成長され、最上
層は前記ヘテロ接合バイポーラトランジスタのエミッタ
キャップ層を形成すると共に前記接合型電界効果トラン
ジスタのソースおよびドレイン層を形成することを特徴
とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20189589A JP2686827B2 (ja) | 1989-08-03 | 1989-08-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20189589A JP2686827B2 (ja) | 1989-08-03 | 1989-08-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0364963A true JPH0364963A (ja) | 1991-03-20 |
| JP2686827B2 JP2686827B2 (ja) | 1997-12-08 |
Family
ID=16448603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20189589A Expired - Lifetime JP2686827B2 (ja) | 1989-08-03 | 1989-08-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2686827B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0829906A2 (en) * | 1996-09-12 | 1998-03-18 | HE HOLDINGS, INC. dba HUGHES ELECTRONICS | Junction high electron mobility transistor-heterojunction bipolar transistor (jhemt-hbt) monolithic microwave integrated circuit (mmic) and single growth method of fabrication |
| JP2002246399A (ja) * | 2001-02-16 | 2002-08-30 | Sumitomo Electric Ind Ltd | 横型接合型電界効果トランジスタおよびその製造方法 |
| WO2006040735A1 (en) * | 2004-10-14 | 2006-04-20 | Koninklijke Philips Electronics N.V. | Bicmos compatible jfet device and method of manufacturing same |
| JP2007504649A (ja) * | 2003-08-29 | 2007-03-01 | フリースケール セミコンダクター インコーポレイテッド | 半導体部品および半導体部品の製造方法 |
| JP2009295651A (ja) * | 2008-06-03 | 2009-12-17 | New Japan Radio Co Ltd | 半導体装置 |
| JP2011066075A (ja) * | 2009-09-15 | 2011-03-31 | New Japan Radio Co Ltd | 半導体装置 |
| JP2014220442A (ja) * | 2013-05-10 | 2014-11-20 | 日本電信電話株式会社 | 半導体装置 |
-
1989
- 1989-08-03 JP JP20189589A patent/JP2686827B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0829906A2 (en) * | 1996-09-12 | 1998-03-18 | HE HOLDINGS, INC. dba HUGHES ELECTRONICS | Junction high electron mobility transistor-heterojunction bipolar transistor (jhemt-hbt) monolithic microwave integrated circuit (mmic) and single growth method of fabrication |
| EP0829906A3 (en) * | 1996-09-12 | 1998-09-02 | HE HOLDINGS, INC. dba HUGHES ELECTRONICS | Junction high electron mobility transistor-heterojunction bipolar transistor monolithic microwave integrated circuit and method of fabrication |
| US6043519A (en) * | 1996-09-12 | 2000-03-28 | Hughes Electronics Corporation | Junction high electron mobility transistor-heterojunction bipolar transistor (JHEMT-HBT) monolithic microwave integrated circuit (MMIC) and single growth method of fabrication |
| US6063655A (en) * | 1996-09-12 | 2000-05-16 | Hughes Electroncis Corporation | Junction high electron mobility transistor-heterojunction bipolar transistor (JHEMT-HBT) monolithic microwave integrated circuit (MMIC) and single growth method of fabrication |
| JP2002246399A (ja) * | 2001-02-16 | 2002-08-30 | Sumitomo Electric Ind Ltd | 横型接合型電界効果トランジスタおよびその製造方法 |
| JP2007504649A (ja) * | 2003-08-29 | 2007-03-01 | フリースケール セミコンダクター インコーポレイテッド | 半導体部品および半導体部品の製造方法 |
| WO2006040735A1 (en) * | 2004-10-14 | 2006-04-20 | Koninklijke Philips Electronics N.V. | Bicmos compatible jfet device and method of manufacturing same |
| JP2009295651A (ja) * | 2008-06-03 | 2009-12-17 | New Japan Radio Co Ltd | 半導体装置 |
| JP2011066075A (ja) * | 2009-09-15 | 2011-03-31 | New Japan Radio Co Ltd | 半導体装置 |
| JP2014220442A (ja) * | 2013-05-10 | 2014-11-20 | 日本電信電話株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2686827B2 (ja) | 1997-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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