JP2002246399A - 横型接合型電界効果トランジスタおよびその製造方法 - Google Patents
横型接合型電界効果トランジスタおよびその製造方法Info
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- JP2002246399A JP2002246399A JP2001039760A JP2001039760A JP2002246399A JP 2002246399 A JP2002246399 A JP 2002246399A JP 2001039760 A JP2001039760 A JP 2001039760A JP 2001039760 A JP2001039760 A JP 2001039760A JP 2002246399 A JP2002246399 A JP 2002246399A
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Abstract
(57)【要約】
【課題】 高い耐圧性能を維持した上で、さらにオン抵
抗を低くすることができる構造を有する横型ＪＦＥＴお
よびその製造方法を提供する。 【解決手段】 半導体基板上の第１導電型ゲート層２
と、第１導電型ゲート層の上に位置する第２導電型半導
体層３ａと、第２導電型半導体層の上において平面的に
見てチャネル領域７を間に挟むように形成された第２導
電型ソース領域５と第２導電型ドレイン領域６とを備
え、第１導電型ゲート層２と第２導電型ソース領域５と
の間隔が、第１導電型ゲート層２と第２導電型ドレイン
領域６との間隔よりも小さい。
抗を低くすることができる構造を有する横型ＪＦＥＴお
よびその製造方法を提供する。 【解決手段】 半導体基板上の第１導電型ゲート層２
と、第１導電型ゲート層の上に位置する第２導電型半導
体層３ａと、第２導電型半導体層の上において平面的に
見てチャネル領域７を間に挟むように形成された第２導
電型ソース領域５と第２導電型ドレイン領域６とを備
え、第１導電型ゲート層２と第２導電型ソース領域５と
の間隔が、第１導電型ゲート層２と第２導電型ドレイン
領域６との間隔よりも小さい。
Description
【０００１】
【発明の属する技術分野】本発明は、横型の接合型電界
効果トランジスタ(ＪＦＥＴ:Junction Field Effect Tr
ansistor)およびその製造方法に関し、より具体的に
は、良好な耐圧性能を維持したままオン抵抗を低減した
横型ＪＦＥＴおよびその製造方法に関するものである。
効果トランジスタ(ＪＦＥＴ:Junction Field Effect Tr
ansistor)およびその製造方法に関し、より具体的に
は、良好な耐圧性能を維持したままオン抵抗を低減した
横型ＪＦＥＴおよびその製造方法に関するものである。
【０００２】
【従来の技術】図１６は、従来の横型ＪＦＥＴを示す断
面図である（米国特許登録番号5,264,713 Junction Fie
ld-Effect Transistor Formed in Silicon Carbide)。
ＳｉＣ基板１１０の上に第１導電型のエピタキシャル層
１１２が配置され、その上に第２導電型のチャネル層１
１４が形成されている。チャネル層１１４の上には、ト
レンチ１２４をはさんで、一方にソース領域１１６が、
また他方にはドレイン領域１１８が配置され、それぞれ
の上にソース電極１２０とドレイン電極１２２とが配置
されている。ＳｉＣ基板１１０の裏面側には、ゲートコ
ンタクト層１３０が形成され、その上にゲート電極（図
示せず）が設けられている。ソース・ドレイン領域１１
６，１１８を通りチャネル層１１４の中にいたる深さを
有するトレンチ１２４が設けられ、トレンチ１２４の底
部と第１導電型のエピタキシャル層１１２との間の、第
２導電型のエピタキシャル層１１４にはチャネルが形成
されている。第１導電型のエピタキシャル層１１２にお
ける第１導電型不純物の濃度の値は、チャネルを含む第
２導電型のエピタキシャル層１１４における第２導電型
不純物の濃度の値よりも高く、接合部への逆バイアス電
圧の印加により空乏層がチャネルに向けて拡大する構成
となっている。空乏層がチャネルを塞いだとき、電流が
チャネルを通過することができないため、オフ状態とな
る。このため、逆バイアス電圧の大きさを加減すること
により、空乏層がチャネル領域を遮断するか否か制御す
ることが可能となる。この結果、たとえば、ゲート・ソ
ース間の逆バイアス電圧を加減することにより、電流の
オンオフ制御を行なうことが可能となる。
面図である（米国特許登録番号5,264,713 Junction Fie
ld-Effect Transistor Formed in Silicon Carbide)。
ＳｉＣ基板１１０の上に第１導電型のエピタキシャル層
１１２が配置され、その上に第２導電型のチャネル層１
１４が形成されている。チャネル層１１４の上には、ト
レンチ１２４をはさんで、一方にソース領域１１６が、
また他方にはドレイン領域１１８が配置され、それぞれ
の上にソース電極１２０とドレイン電極１２２とが配置
されている。ＳｉＣ基板１１０の裏面側には、ゲートコ
ンタクト層１３０が形成され、その上にゲート電極（図
示せず）が設けられている。ソース・ドレイン領域１１
６，１１８を通りチャネル層１１４の中にいたる深さを
有するトレンチ１２４が設けられ、トレンチ１２４の底
部と第１導電型のエピタキシャル層１１２との間の、第
２導電型のエピタキシャル層１１４にはチャネルが形成
されている。第１導電型のエピタキシャル層１１２にお
ける第１導電型不純物の濃度の値は、チャネルを含む第
２導電型のエピタキシャル層１１４における第２導電型
不純物の濃度の値よりも高く、接合部への逆バイアス電
圧の印加により空乏層がチャネルに向けて拡大する構成
となっている。空乏層がチャネルを塞いだとき、電流が
チャネルを通過することができないため、オフ状態とな
る。このため、逆バイアス電圧の大きさを加減すること
により、空乏層がチャネル領域を遮断するか否か制御す
ることが可能となる。この結果、たとえば、ゲート・ソ
ース間の逆バイアス電圧を加減することにより、電流の
オンオフ制御を行なうことが可能となる。
【０００３】
【発明が解決しようとする課題】大電流のオンオフ制御
を行なう場合、消費電力等の低減をはかるために、オン
抵抗を低下させることが非常に望ましい。しかしなが
ら、チャネル厚さやチャネル層の不純物濃度を高めるこ
とによりオン抵抗を低減させようとすると、耐圧性能が
低下する問題がある。
を行なう場合、消費電力等の低減をはかるために、オン
抵抗を低下させることが非常に望ましい。しかしなが
ら、チャネル厚さやチャネル層の不純物濃度を高めるこ
とによりオン抵抗を低減させようとすると、耐圧性能が
低下する問題がある。
【０００４】図１７は、横型ＪＦＥＴの耐圧性能を説明
するための、チャネル、ソース、ドレインおよびゲート
を示す断面図である。また、図１８は、破壊電圧時のド
レイン・ゲート間の電界分布を説明する断面図である。
説明の便宜上、第１導電型はｐ型、また第２導電型はｎ
型として話を進めるが、第１導電型はｎ型、また第２導
電型はｐ型としてもよい。図１８に示す電界分布は、ｐ
型エピタキシャルからドレイン電極にいたる間のｎ型エ
ピタキシャル層内の電界分布である。この図１８で、Ｅ
maxは、ドレインからｐｎ接合にいたる間の距離Ｗを空
乏層としたときのｐｎ接合の逆バイアス電圧の絶対値を
表わす。このＥmaxは、次の（１）式のように表示する
ことができる。ただし、ｑは素電荷、Ｎdはドレイン電
極からｐｎ接合にいたる間のｎ型不純物濃度、εsは半
導体の誘電率を表わす。
するための、チャネル、ソース、ドレインおよびゲート
を示す断面図である。また、図１８は、破壊電圧時のド
レイン・ゲート間の電界分布を説明する断面図である。
説明の便宜上、第１導電型はｐ型、また第２導電型はｎ
型として話を進めるが、第１導電型はｎ型、また第２導
電型はｐ型としてもよい。図１８に示す電界分布は、ｐ
型エピタキシャルからドレイン電極にいたる間のｎ型エ
ピタキシャル層内の電界分布である。この図１８で、Ｅ
maxは、ドレインからｐｎ接合にいたる間の距離Ｗを空
乏層としたときのｐｎ接合の逆バイアス電圧の絶対値を
表わす。このＥmaxは、次の（１）式のように表示する
ことができる。ただし、ｑは素電荷、Ｎdはドレイン電
極からｐｎ接合にいたる間のｎ型不純物濃度、εsは半
導体の誘電率を表わす。
【０００５】 Ｅmax＝ｑＮdＷ/εs ・・・・・・・・・・（１） ソース接地の場合、破壊発生時にドレイン・ゲート間電
圧が最大となっているため、破壊電圧Ｖb、すなわち耐
圧は、次の（２）〜（４）式によって与えられる。ここ
で、Ｖdgmaxは、ドレイン・ゲート間に印加できる最大
電圧であり、また、Ｖgsは、オフ状態にするのに必要な
ゲート・ソース間電圧である。
圧が最大となっているため、破壊電圧Ｖb、すなわち耐
圧は、次の（２）〜（４）式によって与えられる。ここ
で、Ｖdgmaxは、ドレイン・ゲート間に印加できる最大
電圧であり、また、Ｖgsは、オフ状態にするのに必要な
ゲート・ソース間電圧である。
【０００６】 Ｖb＝Ｖdgmax−Ｖgs ・・・・ ・・・・・・（２） Ｖdgmax＝ｑＮdＷ2/(２εs) ・ ・・・・・・（３） Ｖgs＝ｑＮdｈ2/(２εs) ・・・・・・・・・（４） オン抵抗を低下させるには、次の２つの直接的な方法が
ある。この２つの場合について、耐圧性能が向上するか
否か、すなわちＶbが増大するか否か検討する。 （ａ）チャネル厚さｈを増やした場合（不純物濃度は変
えない）：（４）式よりＶgsが大きくなり、このため、
（２）式よりＶbが減少する。すなわち、耐圧性能は劣
化してしまう。 （ｂ）チャネルを含むｎ型エピタキシャル層のｎ型不純
物濃度Ｎdを増やした場合（Ｖgsは不変とする。すなわ
ち、ｎ型不純物濃度は増大させるが、チャネル厚さｈは
小さくする。）：ｎ型エピタキシャル層のｎ型不純物濃
度が変わると（１）式よりＥmaxが増大し、上記に示さ
ない関係式によりＷは減少する。上述の関係式から直接
導出することはできないが、耐圧Ｖdgmaxとｎ型不純物
濃度との関係は、図１９のように求めることができる。
図１９によれば、不純物濃度の増加につれて耐圧Ｖ
dgmaxが低下することが分る。
ある。この２つの場合について、耐圧性能が向上するか
否か、すなわちＶbが増大するか否か検討する。 （ａ）チャネル厚さｈを増やした場合（不純物濃度は変
えない）：（４）式よりＶgsが大きくなり、このため、
（２）式よりＶbが減少する。すなわち、耐圧性能は劣
化してしまう。 （ｂ）チャネルを含むｎ型エピタキシャル層のｎ型不純
物濃度Ｎdを増やした場合（Ｖgsは不変とする。すなわ
ち、ｎ型不純物濃度は増大させるが、チャネル厚さｈは
小さくする。）：ｎ型エピタキシャル層のｎ型不純物濃
度が変わると（１）式よりＥmaxが増大し、上記に示さ
ない関係式によりＷは減少する。上述の関係式から直接
導出することはできないが、耐圧Ｖdgmaxとｎ型不純物
濃度との関係は、図１９のように求めることができる。
図１９によれば、不純物濃度の増加につれて耐圧Ｖ
dgmaxが低下することが分る。
【０００７】上記のように、横型ＪＦＥＴのオン抵抗を
直接的に低下させたのでは、耐圧性能を劣化させてしま
うことが分る。
直接的に低下させたのでは、耐圧性能を劣化させてしま
うことが分る。
【０００８】そこで、本発明は、高い耐圧性能を維持し
た上で、さらにオン抵抗を低くすることができる構造を
有する横型ＪＦＥＴおよびその製造方法を提供すること
を目的とする。
た上で、さらにオン抵抗を低くすることができる構造を
有する横型ＪＦＥＴおよびその製造方法を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】本発明の横型ＪＦＥＴ
は、半導体基板上に位置し、第１導電型不純物を含む半
導体層からなる第１導電型ゲート層と、第１導電型ゲー
ト層の上に位置し、第２導電型不純物を含む半導体層か
らなり、チャネル領域を含む第２導電型半導体層と、第
２導電型半導体層の上において、平面的に見てチャネル
領域を間に挟むように形成され、第２導電型半導体層の
第２導電型不純物濃度よりも高い濃度の第２導電型不純
物を含む半導体層からなる第２導電型ソース領域および
第２導電型ドレイン領域とを備える。そして、本横型Ｊ
ＦＥＴでは、第１導電型ゲート層と第２導電型ソース領
域との間隔が、第１導電型ゲート層と第２導電型ドレイ
ン領域との間隔よりも短い（請求項１）。
は、半導体基板上に位置し、第１導電型不純物を含む半
導体層からなる第１導電型ゲート層と、第１導電型ゲー
ト層の上に位置し、第２導電型不純物を含む半導体層か
らなり、チャネル領域を含む第２導電型半導体層と、第
２導電型半導体層の上において、平面的に見てチャネル
領域を間に挟むように形成され、第２導電型半導体層の
第２導電型不純物濃度よりも高い濃度の第２導電型不純
物を含む半導体層からなる第２導電型ソース領域および
第２導電型ドレイン領域とを備える。そして、本横型Ｊ
ＦＥＴでは、第１導電型ゲート層と第２導電型ソース領
域との間隔が、第１導電型ゲート層と第２導電型ドレイ
ン領域との間隔よりも短い（請求項１）。
【００１０】この構成によれば、ソース領域の下にドレ
イン領域の下の第２導電型ドリフト層よりも薄い第２導
電型ドリフト薄層を備える場合であっても、ソース領域
からチャネル領域に至る経路の電気抵抗を減少させるこ
とができる。この第２導電型ドリフト薄層の第２導電型
不純物濃度は、ドレイン領域の下の第２導電型ドリフト
領域の第２導電型不純物濃度よりも高いことが、電気抵
抗を減少させる上から望ましい。また、ソース領域から
チャネル領域に至る経路の電気抵抗を減少させるため
に、平面的に見てチャネル領域に隣接するソース領域の
下のチャネル層の部分の第２導電型不純物濃度を、所定
範囲内で高くしてもよい。また、用途に応じて、そのよ
うに第２導電型不純物濃度を高くしたチャネル層の部分
自体をソース領域とすることもできる。また、ソース領
域からチャネル領域に至る間の抵抗Ｒsとスイッチング
周波数の目安となる最大周波数ｆmaxとの間には、次の
（５）式の関係がある。ただし、αは常数である。
イン領域の下の第２導電型ドリフト層よりも薄い第２導
電型ドリフト薄層を備える場合であっても、ソース領域
からチャネル領域に至る経路の電気抵抗を減少させるこ
とができる。この第２導電型ドリフト薄層の第２導電型
不純物濃度は、ドレイン領域の下の第２導電型ドリフト
領域の第２導電型不純物濃度よりも高いことが、電気抵
抗を減少させる上から望ましい。また、ソース領域から
チャネル領域に至る経路の電気抵抗を減少させるため
に、平面的に見てチャネル領域に隣接するソース領域の
下のチャネル層の部分の第２導電型不純物濃度を、所定
範囲内で高くしてもよい。また、用途に応じて、そのよ
うに第２導電型不純物濃度を高くしたチャネル層の部分
自体をソース領域とすることもできる。また、ソース領
域からチャネル領域に至る間の抵抗Ｒsとスイッチング
周波数の目安となる最大周波数ｆmaxとの間には、次の
（５）式の関係がある。ただし、αは常数である。
【００１１】 ｆmax＝１／｛２（Ｒs＋α）1/2｝・・・・・・・・（５） 上記のように、Ｒsがなくなるので、（５）式にしたが
いｆmaxは上昇する。すなわち、スイッチング周波数を
大きくすることができる。
いｆmaxは上昇する。すなわち、スイッチング周波数を
大きくすることができる。
【００１２】上記の構成を具体的に実現する構造とし
て、たとえば、第２導電型ソース領域が、第１導電型ゲ
ート層との間に、チャネル領域と同じ厚さの前記第２導
電型半導体層の部分を挟んでいる構造（請求項２）、お
よび、第２導電型ドレイン領域と第１導電型ゲート層と
の間に、第２導電型半導体層と、当該第２導電型半導体
層の上に位置する第２導電型ドリフト層とが位置してい
る構造（請求項３）がある。
て、たとえば、第２導電型ソース領域が、第１導電型ゲ
ート層との間に、チャネル領域と同じ厚さの前記第２導
電型半導体層の部分を挟んでいる構造（請求項２）、お
よび、第２導電型ドレイン領域と第１導電型ゲート層と
の間に、第２導電型半導体層と、当該第２導電型半導体
層の上に位置する第２導電型ドリフト層とが位置してい
る構造（請求項３）がある。
【００１３】上記本発明の横型ＪＦＥＴでは、たとえ
ば、第２導電型のチャネル領域と第１導電型のゲート層
との接合部に生じる拡散電位によって、チャネル領域に
張り出す空乏層が、チャネル領域を遮断するように、第
１導電型ゲート層とチャネル領域の不純物濃度、および
チャネル領域の厚さが設定されていることが望ましい
（請求項４）。
ば、第２導電型のチャネル領域と第１導電型のゲート層
との接合部に生じる拡散電位によって、チャネル領域に
張り出す空乏層が、チャネル領域を遮断するように、第
１導電型ゲート層とチャネル領域の不純物濃度、および
チャネル領域の厚さが設定されていることが望ましい
（請求項４）。
【００１４】この構成により、外部から電圧を印加しな
くても、拡散電位によって生じる空乏層がチャネル領域
を遮断し、ノーマリーオフの横型ＪＦＥＴを構成するこ
とができる。このため、非運転時の電力消費を無くし、
回転機等への制御回路に本横型ＪＦＥＴを用いた場合、
安全確保のために余分な回路を設ける必要がなくなる。
くても、拡散電位によって生じる空乏層がチャネル領域
を遮断し、ノーマリーオフの横型ＪＦＥＴを構成するこ
とができる。このため、非運転時の電力消費を無くし、
回転機等への制御回路に本横型ＪＦＥＴを用いた場合、
安全確保のために余分な回路を設ける必要がなくなる。
【００１５】上記本発明の横型ＪＦＥＴでは、たとえ
ば、半導体基板をＳｉＣ基板とし、半導体基板の上に配
置された各半導体層を、それぞれの導電型の不純物を含
むＳｉＣ膜とすることができる（請求項５）。
ば、半導体基板をＳｉＣ基板とし、半導体基板の上に配
置された各半導体層を、それぞれの導電型の不純物を含
むＳｉＣ膜とすることができる（請求項５）。
【００１６】ＳｉＣ半導体は、電荷担体の移動度が大き
く、大電流を流すことができ、高い耐圧性能を有してい
るので、大電力用素子の材料として適している。このた
め、ＳｉＣ半導体を用いた横型ＪＦＥＴを大電力のスイ
ッチング素子として用いることにより、低消費電力で、
高速のオンオフ動作を行なうことができる。
く、大電流を流すことができ、高い耐圧性能を有してい
るので、大電力用素子の材料として適している。このた
め、ＳｉＣ半導体を用いた横型ＪＦＥＴを大電力のスイ
ッチング素子として用いることにより、低消費電力で、
高速のオンオフ動作を行なうことができる。
【００１７】本発明の第１の局面の横型ＪＦＥＴの製造
方法は、半導体基板上に第１導電型半導体層を形成する
第１半導体層形成工程と、第１導電型半導体層の上に、
第２導電型不純物を含む第２導電型半導体層を形成する
第２導電型半導体層形成工程と、第２導電型半導体層の
上に、当該第２導電型半導体層の第２導電型不純物濃度
よりも高濃度の第２導電型不純物を含む第２導電型電極
層を形成する第２導電型ドレイン層形成工程と、第２導
電型電極層を通り、第２導電型半導体層内にいたる深さ
のトレンチを形成するトレンチ形成工程と、トレンチの
一方の壁を構成する第２導電型電極層および第２導電型
半導体層を、トレンチの底から所定高さ残し、それを越
える高さの部分を除去して第２導電型半導体層の段を形
成するトレンチ壁除去工程と、トレンチ壁除去工程にお
いて形成された前記第２導電型半導体層の段の部分に、
第２導電型不純物を注入して第２導電型半導体層よりも
高濃度の第２導電型不純物を含む第２導電型ソース領域
形成工程とを備える（請求項６）。
方法は、半導体基板上に第１導電型半導体層を形成する
第１半導体層形成工程と、第１導電型半導体層の上に、
第２導電型不純物を含む第２導電型半導体層を形成する
第２導電型半導体層形成工程と、第２導電型半導体層の
上に、当該第２導電型半導体層の第２導電型不純物濃度
よりも高濃度の第２導電型不純物を含む第２導電型電極
層を形成する第２導電型ドレイン層形成工程と、第２導
電型電極層を通り、第２導電型半導体層内にいたる深さ
のトレンチを形成するトレンチ形成工程と、トレンチの
一方の壁を構成する第２導電型電極層および第２導電型
半導体層を、トレンチの底から所定高さ残し、それを越
える高さの部分を除去して第２導電型半導体層の段を形
成するトレンチ壁除去工程と、トレンチ壁除去工程にお
いて形成された前記第２導電型半導体層の段の部分に、
第２導電型不純物を注入して第２導電型半導体層よりも
高濃度の第２導電型不純物を含む第２導電型ソース領域
形成工程とを備える（請求項６）。
【００１８】この製造方法により、ソース領域とチャネ
ル領域とを直接、接触させる構造を備えた横型ＪＦＥＴ
を容易に製造することができる。上記の第２導電型ソー
ス領域形成工程において、第２導電型不純物を注入する
範囲は、トレンチ底より上の段の部分すべてとしてもよ
いし、トレンチ底より上の段のうちで上側の部分のみと
してもよい。上記の第１導電型ゲート層の第１導電型不
純物濃度の値は、空乏層をもっぱら第２導電型半導体層
のチャネル領域に張り出して形成するために、第２導電
型半導体層の第２導電型不純物濃度の値よりも高いこと
が望ましい。
ル領域とを直接、接触させる構造を備えた横型ＪＦＥＴ
を容易に製造することができる。上記の第２導電型ソー
ス領域形成工程において、第２導電型不純物を注入する
範囲は、トレンチ底より上の段の部分すべてとしてもよ
いし、トレンチ底より上の段のうちで上側の部分のみと
してもよい。上記の第１導電型ゲート層の第１導電型不
純物濃度の値は、空乏層をもっぱら第２導電型半導体層
のチャネル領域に張り出して形成するために、第２導電
型半導体層の第２導電型不純物濃度の値よりも高いこと
が望ましい。
【００１９】本発明の第２の局面の横型ＪＦＥＴの製造
方法は、半導体基板上に第１導電型半導体層を形成する
第１導電型半導体層形成工程と、第１導電型半導体層の
上に、第２導電型不純物を含む第２導電型半導体層を形
成する第２導電型半導体層形成工程と、第２導電型半導
体層に第２導電型不純物を注入して、当該第２導電型半
導体層の第２導電型不純物濃度よりも高濃度の第２導電
型不純物濃度を備える第２導電型ソース領域を形成する
第２導電型ソース領域工程と、第２導電型半導体層の上
に上部第２導電型半導体層を形成する上部第２導電型半
導体層形成工程と、上部第２導電型半導体層の上に第２
導電型ドレイン領域を形成する第２導電型ドレイン領域
形成工程と、第２導電型ドレイン領域と上部第２導電型
半導体層とを貫通し、第２導電型半導体層内の第２導電
型ソース領域の下面の深さにまで達するトレンチを、当
該第２導電型ソース領域の側面が当該トレンチに露出す
るように形成するトレンチ形成工程と、平面的に見て第
２導電型ソース領域が位置するほうのトレンチの壁を第
２導電型ソース領域の上面が露出するレベルまで除去す
るトレンチ壁除去工程とを備える（請求項７）。
方法は、半導体基板上に第１導電型半導体層を形成する
第１導電型半導体層形成工程と、第１導電型半導体層の
上に、第２導電型不純物を含む第２導電型半導体層を形
成する第２導電型半導体層形成工程と、第２導電型半導
体層に第２導電型不純物を注入して、当該第２導電型半
導体層の第２導電型不純物濃度よりも高濃度の第２導電
型不純物濃度を備える第２導電型ソース領域を形成する
第２導電型ソース領域工程と、第２導電型半導体層の上
に上部第２導電型半導体層を形成する上部第２導電型半
導体層形成工程と、上部第２導電型半導体層の上に第２
導電型ドレイン領域を形成する第２導電型ドレイン領域
形成工程と、第２導電型ドレイン領域と上部第２導電型
半導体層とを貫通し、第２導電型半導体層内の第２導電
型ソース領域の下面の深さにまで達するトレンチを、当
該第２導電型ソース領域の側面が当該トレンチに露出す
るように形成するトレンチ形成工程と、平面的に見て第
２導電型ソース領域が位置するほうのトレンチの壁を第
２導電型ソース領域の上面が露出するレベルまで除去す
るトレンチ壁除去工程とを備える（請求項７）。
【００２０】この構成により、必要な膜をすべて成膜し
た後に、ＲＩＥを連続して、トレンチ１１とソース領域
５との形成に適用することができる。このため、処理工
程が大まかに、成膜工程と、ＲＩＥ工程とが分れ、たと
えば、トレンチ形成とｎ型半導体層形成の２つのエッチ
ング工程を１つのＲＩＥ装置で連続して行なう可能性が
生じる。この結果、本発明の横型ＪＦＥＴを高い能率で
製造することが可能となる。
た後に、ＲＩＥを連続して、トレンチ１１とソース領域
５との形成に適用することができる。このため、処理工
程が大まかに、成膜工程と、ＲＩＥ工程とが分れ、たと
えば、トレンチ形成とｎ型半導体層形成の２つのエッチ
ング工程を１つのＲＩＥ装置で連続して行なう可能性が
生じる。この結果、本発明の横型ＪＦＥＴを高い能率で
製造することが可能となる。
【００２１】
【発明の実施の形態】次に、図面を用いて本発明の実施
の形態について説明する。
の形態について説明する。
【００２２】（実施の形態１）図１は、本発明の実施の
形態１における横型ＪＦＥＴを示す断面図である。図１
に示すように、本実施の形態における横型ＪＦＥＴで
は、ソース側には、ドレイン側にあるｎ型ドレイン領域
３ｂがないことが最大の特徴である。他の部分の構造
は、従来の横型ＪＦＥＴと同じである。
形態１における横型ＪＦＥＴを示す断面図である。図１
に示すように、本実施の形態における横型ＪＦＥＴで
は、ソース側には、ドレイン側にあるｎ型ドレイン領域
３ｂがないことが最大の特徴である。他の部分の構造
は、従来の横型ＪＦＥＴと同じである。
【００２３】図１において、ＳｉＣ基板１の上にｐ+型
エピタキシャル層２が位置し、その上にｎ型チャネル層
３ａが設けられている。ｐ+型エピタキシャル層２のｐ
型不純物濃度は、ｎ型チャネル層３ａのｎ型不純物濃度
よりも大きくなければならない。ｐ+型エピタキシャル
層２とｎ型チャネル層３ａとのｐｎ接合に発生する空乏
層は、この濃度比に逆比例した厚さをもって濃度の低い
側に張り出すからである。逆バイアス電圧の印加によ
り、この空乏層の厚さがチャネル領域７の厚さｈに達し
たとき、チャネル領域７は空乏層に遮断され、オフ状態
または飽和状態が実現する。チャネル領域７を挟んで、
ドレイン側にはドリフト層３ｂが配置され、その上にド
レイン領域６とドレイン電極１６が設けられている。チ
ャネル領域７の他方の側には、チャネル層３ａの上に、
直接、ソース領域５が配置され、その上にソース電極１
５が設けられている。
エピタキシャル層２が位置し、その上にｎ型チャネル層
３ａが設けられている。ｐ+型エピタキシャル層２のｐ
型不純物濃度は、ｎ型チャネル層３ａのｎ型不純物濃度
よりも大きくなければならない。ｐ+型エピタキシャル
層２とｎ型チャネル層３ａとのｐｎ接合に発生する空乏
層は、この濃度比に逆比例した厚さをもって濃度の低い
側に張り出すからである。逆バイアス電圧の印加によ
り、この空乏層の厚さがチャネル領域７の厚さｈに達し
たとき、チャネル領域７は空乏層に遮断され、オフ状態
または飽和状態が実現する。チャネル領域７を挟んで、
ドレイン側にはドリフト層３ｂが配置され、その上にド
レイン領域６とドレイン電極１６が設けられている。チ
ャネル領域７の他方の側には、チャネル層３ａの上に、
直接、ソース領域５が配置され、その上にソース電極１
５が設けられている。
【００２４】次に、上記の横型ＪＦＥＴの製造方法につ
いて図２〜図５を用いて説明する。まず、ＳｉＣ基板１
の上にゲート層となるｐ+型半導体膜２を成膜し、次い
でその上にチャネル層とドリフト層とを合わせたｎ型半
導体層３を形成し、さらにその上に電極のコンタクトと
なるｎ+型半導体層６を形成する（図２参照）。次い
で、図３に示すように、ｎ+型半導体層６を通りｎ型半
導体層３内にいたる深さのトレンチ１１を、トレンチ底
からｐ+型半導体層までの厚さがチャネル領域７の厚さ
ｈとなるように形成する。このトレンチの形成には、異
方性のエッチングが可能なＲＩＥ(Reactive Ion Etchin
g）法を用いて、深さ方向にエッチングを行なう。この
後、図４に示すように、トレンチ１１の一方の側のトレ
ンチの壁を所定の厚さを残して除去する。除去される壁
の部分は、ｎ+型半導体層６の全厚さとｎ型半導体層３
の上層側である。この除去にもＲＩＥ法を用いることが
できる。除去された後の残った部分は、トレンチ１１の
底に対して段差となるが、この段差にｎ型不純物をイオ
ン注入してｎ+型ソース領域５を形成する（図５）。
いて図２〜図５を用いて説明する。まず、ＳｉＣ基板１
の上にゲート層となるｐ+型半導体膜２を成膜し、次い
でその上にチャネル層とドリフト層とを合わせたｎ型半
導体層３を形成し、さらにその上に電極のコンタクトと
なるｎ+型半導体層６を形成する（図２参照）。次い
で、図３に示すように、ｎ+型半導体層６を通りｎ型半
導体層３内にいたる深さのトレンチ１１を、トレンチ底
からｐ+型半導体層までの厚さがチャネル領域７の厚さ
ｈとなるように形成する。このトレンチの形成には、異
方性のエッチングが可能なＲＩＥ(Reactive Ion Etchin
g）法を用いて、深さ方向にエッチングを行なう。この
後、図４に示すように、トレンチ１１の一方の側のトレ
ンチの壁を所定の厚さを残して除去する。除去される壁
の部分は、ｎ+型半導体層６の全厚さとｎ型半導体層３
の上層側である。この除去にもＲＩＥ法を用いることが
できる。除去された後の残った部分は、トレンチ１１の
底に対して段差となるが、この段差にｎ型不純物をイオ
ン注入してｎ+型ソース領域５を形成する（図５）。
【００２５】ゲートの位置は、ｐ+型半導体層に電位を
印加しやすい位置であればどこでもよいが、図６〜図８
に示す位置に設けることが望ましい。図６に示すよう
に、ＳｉＣ基板の裏面にバックゲートとして設けてもよ
いし、図７に示すように、ｐ+型半導体層を拡大して、
その拡大されたｐ+型半導体層の表面に設けてもよい
し、図８に示すように、ｐ+型半導体層の横のＳｉＣ基
板の上に設けてもよい。図６および図８のように、Ｓｉ
Ｃ基板上にｐ+型半導体層を設ける場合には、異種導電
型の接合部に生じる拡散電位等を避けるために、ＳｉＣ
基板はｐ型であることが望ましい。
印加しやすい位置であればどこでもよいが、図６〜図８
に示す位置に設けることが望ましい。図６に示すよう
に、ＳｉＣ基板の裏面にバックゲートとして設けてもよ
いし、図７に示すように、ｐ+型半導体層を拡大して、
その拡大されたｐ+型半導体層の表面に設けてもよい
し、図８に示すように、ｐ+型半導体層の横のＳｉＣ基
板の上に設けてもよい。図６および図８のように、Ｓｉ
Ｃ基板上にｐ+型半導体層を設ける場合には、異種導電
型の接合部に生じる拡散電位等を避けるために、ＳｉＣ
基板はｐ型であることが望ましい。
【００２６】このソース領域の下方のドリフト層を採用
することにより、高い耐圧性能を維持した上で、低いオ
ン抵抗と高いスイッチング周波数を確保することができ
る。
することにより、高い耐圧性能を維持した上で、低いオ
ン抵抗と高いスイッチング周波数を確保することができ
る。
【００２７】（実施の形態２）図９〜図１３は、本発明
の実施の形態２における横型ＪＦＥＴの製造方法を示す
図である。まず、図９に示すように、ＳｉＣ基板１の上
にｐ+型半導体層２をエピタキシャル成長させ、次い
で、その上にｎ型半導体層１３をエピタキシャル成長さ
せる。この後、図１０に示すように、ｎ型半導体層１３
にｎ型不純物イオンを注入して、ｎ+型不純物領域５を
形成する。このｎ+型不純物領域５は、完成時にソース
領域となる。次いで、図１１に示すように、ｎ型半導体
層２３と、ｎ+半導体層６とを順にエピタキシャル成長
させる。この後、ｎ+半導体層６を突き抜け、ｎ型半導
体層２３内のｎ+型不純物領域５の下面と同じ深さに達
するトレンチ１１を設ける（図１２）。トレンチ１１を
設けるには、ＲＩＥを用いて異方性エッチングを行なう
ことが望ましい。トレンチ１１の底面の下にチャネルが
配置される。この後、トレンチのｎ型不純物領域５が位
置する側の壁の表層からｎ型不純物領域５の上面にいた
る部分を、エッチングによって除去する（図１３）。こ
のエッチングもＲＩＥによることが好ましい。
の実施の形態２における横型ＪＦＥＴの製造方法を示す
図である。まず、図９に示すように、ＳｉＣ基板１の上
にｐ+型半導体層２をエピタキシャル成長させ、次い
で、その上にｎ型半導体層１３をエピタキシャル成長さ
せる。この後、図１０に示すように、ｎ型半導体層１３
にｎ型不純物イオンを注入して、ｎ+型不純物領域５を
形成する。このｎ+型不純物領域５は、完成時にソース
領域となる。次いで、図１１に示すように、ｎ型半導体
層２３と、ｎ+半導体層６とを順にエピタキシャル成長
させる。この後、ｎ+半導体層６を突き抜け、ｎ型半導
体層２３内のｎ+型不純物領域５の下面と同じ深さに達
するトレンチ１１を設ける（図１２）。トレンチ１１を
設けるには、ＲＩＥを用いて異方性エッチングを行なう
ことが望ましい。トレンチ１１の底面の下にチャネルが
配置される。この後、トレンチのｎ型不純物領域５が位
置する側の壁の表層からｎ型不純物領域５の上面にいた
る部分を、エッチングによって除去する（図１３）。こ
のエッチングもＲＩＥによることが好ましい。
【００２８】この実施の形態２の製造方法によれば、必
要な膜をすべて成膜した後に、ＲＩＥを連続して、トレ
ンチ１１とソース領域５との形成に適用することができ
る。このため、処理工程が、大きく成膜工程と、ＲＩＥ
工程とが分れ、たとえば、トレンチ形成とｎ型半導体層
形成の２つのエッチング工程を１つのＲＩＥ装置で連続
して行なう可能性が生じる。この結果、本発明の横型Ｊ
ＦＥＴを高い能率で製造することが可能となる。
要な膜をすべて成膜した後に、ＲＩＥを連続して、トレ
ンチ１１とソース領域５との形成に適用することができ
る。このため、処理工程が、大きく成膜工程と、ＲＩＥ
工程とが分れ、たとえば、トレンチ形成とｎ型半導体層
形成の２つのエッチング工程を１つのＲＩＥ装置で連続
して行なう可能性が生じる。この結果、本発明の横型Ｊ
ＦＥＴを高い能率で製造することが可能となる。
【００２９】（実施の形態３）図１４は、本発明の実施
の形態３における横型ＪＦＥＴを示す断面図である。図
１に示した横型ＪＦＥＴと同様に、ソース領域５の下に
ドリフト領域を配置していない。また、図１５は比較に
用いた横型ＪＦＥＴの断面図である。これらの図におい
て、ｐ+型半導体層からなるゲート層２のｐ型不純物濃
度は、１×１０1 9ｃｍ-3であり、チャネル層３ａのｎ型
不純物濃度は、１×１０16ｃｍ-3である。チャネル層の
ｎ型不純物濃度は、ゲート層のｐ型不純物濃度よりも３
桁低く設定され、ｐｎ接合に生じる空乏層がほとんどチ
ャネル層に張り出すことを保証している。ドリフト層３
ｂのｎ型不純物濃度は、４×１０16ｃｍ-3である。ま
た、チャネルの厚さｈは、５００ｎｍとした。耐圧は両
方とも５００Ｖとした。また、チャネル領域では、ｐｎ
接合に発生する拡散電位によって空乏層がチャネルを遮
断しており、ノーマリーオフが実現されている。すなわ
ち、次の（６）式のノーマリーオフの条件が実現してい
る。
の形態３における横型ＪＦＥＴを示す断面図である。図
１に示した横型ＪＦＥＴと同様に、ソース領域５の下に
ドリフト領域を配置していない。また、図１５は比較に
用いた横型ＪＦＥＴの断面図である。これらの図におい
て、ｐ+型半導体層からなるゲート層２のｐ型不純物濃
度は、１×１０1 9ｃｍ-3であり、チャネル層３ａのｎ型
不純物濃度は、１×１０16ｃｍ-3である。チャネル層の
ｎ型不純物濃度は、ゲート層のｐ型不純物濃度よりも３
桁低く設定され、ｐｎ接合に生じる空乏層がほとんどチ
ャネル層に張り出すことを保証している。ドリフト層３
ｂのｎ型不純物濃度は、４×１０16ｃｍ-3である。ま
た、チャネルの厚さｈは、５００ｎｍとした。耐圧は両
方とも５００Ｖとした。また、チャネル領域では、ｐｎ
接合に発生する拡散電位によって空乏層がチャネルを遮
断しており、ノーマリーオフが実現されている。すなわ
ち、次の（６）式のノーマリーオフの条件が実現してい
る。
【００３０】 ｈ<｛２εsＶbi/(ｑＮd）｝1/2・・・・・・・・・・（６） ここで、Ｖbiはｐｎ接合に生じる拡散電位である。
【００３１】このような構造の横型ＪＦＥＴに対して、
それぞれオン抵抗を求めた結果、比較例では７．４ｍΩ
ｃｍ2が得られた。これに対して、本発明に係る横型Ｊ
ＦＥＴのオン抵抗は、７．１ｍΩｃｍ2となった。この
結果、本発明例では、比較例に比べて、オン抵抗を約５
パーセント減少させることができ、さらにオン抵抗の減
少に加えてスイッチング限界周波数を向上させることが
できる。
それぞれオン抵抗を求めた結果、比較例では７．４ｍΩ
ｃｍ2が得られた。これに対して、本発明に係る横型Ｊ
ＦＥＴのオン抵抗は、７．１ｍΩｃｍ2となった。この
結果、本発明例では、比較例に比べて、オン抵抗を約５
パーセント減少させることができ、さらにオン抵抗の減
少に加えてスイッチング限界周波数を向上させることが
できる。
【００３２】上記において、本発明の実施の形態につい
て説明を行なったが、上記に開示された本発明の実施の
形態はあくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されない。本発明の範囲は、特許
請求の範囲の記載によって示され、さらに特許請求の範
囲の記載と均等の意味および範囲内でのすべての変更を
含むことを意図するものである。
て説明を行なったが、上記に開示された本発明の実施の
形態はあくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されない。本発明の範囲は、特許
請求の範囲の記載によって示され、さらに特許請求の範
囲の記載と均等の意味および範囲内でのすべての変更を
含むことを意図するものである。
【００３３】
【発明の効果】本発明の係る横型ＪＦＥＴを用いること
により、良好な耐圧性能を維持した上で、オン抵抗を減
少させることができる。このとき、ソース領域とチャネ
ル領域とを、直接、接触させソースからチャネルを通る
経路の電気抵抗を減少させるので、さらにスイッチング
周波数を増大させることができる。
により、良好な耐圧性能を維持した上で、オン抵抗を減
少させることができる。このとき、ソース領域とチャネ
ル領域とを、直接、接触させソースからチャネルを通る
経路の電気抵抗を減少させるので、さらにスイッチング
周波数を増大させることができる。
【図１】 本発明の実施の形態１における横型ＪＦＥＴ
の断面図である。
の断面図である。
【図２】 図１の横型ＪＦＥＴの製造方法において、Ｓ
ｉＣ基板にｐ+型半導体層を形成し、次いでｎ型半導体
層を成膜し、さらにｎ+型電極層を形成した段階の断面
図である。
ｉＣ基板にｐ+型半導体層を形成し、次いでｎ型半導体
層を成膜し、さらにｎ+型電極層を形成した段階の断面
図である。
【図３】 図１の状態に、トレンチを設けた段階の断面
図である、
図である、
【図４】 図３の状態に対して、トレンチの片側の壁を
所定厚さ残して除去した段階の断面図である。
所定厚さ残して除去した段階の断面図である。
【図５】 図４の状態で、残された所定厚の部分にｎ型
不純物をイオン注入した段階の断面図である。
不純物をイオン注入した段階の断面図である。
【図６】 実施の形態１の横型ＪＦＥＴにおいて、ゲー
トをＳｉＣ基板の裏面に設けた構成を示す図である。
トをＳｉＣ基板の裏面に設けた構成を示す図である。
【図７】 実施の形態１の横型ＪＦＥＴにおいて、ゲー
トをｐ+型半導体層に設けた構成を示す図である。
トをｐ+型半導体層に設けた構成を示す図である。
【図８】 実施の形態１の横型ＪＦＥＴにおいて、ゲー
トをチャネル領域側のＳｉＣ基板に設けた構成を示す図
である。
トをチャネル領域側のＳｉＣ基板に設けた構成を示す図
である。
【図９】 本発明の実施の形態２における横型ＪＦＥＴ
の製造方法において、ＳｉＣ基板にｐ+半導体層とｎ型
半導体層とを順次積層した段階の断面図である。
の製造方法において、ＳｉＣ基板にｐ+半導体層とｎ型
半導体層とを順次積層した段階の断面図である。
【図１０】 図９の状態に対して、ｎ型不純物を注入し
てソース領域を形成した段階の断面図である。
てソース領域を形成した段階の断面図である。
【図１１】 図１０の状態に対して、ｎ型半導体層およ
びｎ+型半導体層を順次積層した段階の断面図である。
びｎ+型半導体層を順次積層した段階の断面図である。
【図１２】 図１０の状態に対して、トレンチを設けた
段階の断面図である。
段階の断面図である。
【図１３】 図１２の状態に対して、エッチングを施し
表層からｎ+型不純物領域の下面までｎ型半導体層をの
除いた段階の断面図である。
表層からｎ+型不純物領域の下面までｎ型半導体層をの
除いた段階の断面図である。
【図１４】 本発明の実施の形態３における横型ＪＦＥ
Ｔの断面図である。
Ｔの断面図である。
【図１５】 比較のための横型ＪＦＥＴの断面図であ
る。
る。
【図１６】 従来の横型ＪＦＥＴを説明するための断面
図である。
図である。
【図１７】 耐圧性能を説明するための模式的断面図で
ある。
ある。
【図１８】 破壊発生電圧におけるソース・ドレイン間
の電界分布を示す図である。
の電界分布を示す図である。
【図１９】 チャネル領域の不純物濃度を高くすること
により、耐圧性能が劣化することを説明する図である。
により、耐圧性能が劣化することを説明する図である。
１ ＳｉＣ基板、２ ｐ+型ゲート層、３,３ａ，３ｂ
ｎ型半導体層、４ ゲート、５ ソース領域、６ ドレ
イン領域、７ チャネル領域、１１ トレンチ、１３
ｎ型半導体層、１５ ソース、１６ ドレイン、２３
ｎ型半導体層、ｈ チャネル厚さ。
ｎ型半導体層、４ ゲート、５ ソース領域、６ ドレ
イン領域、７ チャネル領域、１１ トレンチ、１３
ｎ型半導体層、１５ ソース、１６ ドレイン、２３
ｎ型半導体層、ｈ チャネル厚さ。
Claims (7)
- 【請求項１】 半導体基板上に位置し、第１導電型不純
物を含む半導体層からなる第１導電型ゲート層と、 前記第１導電型ゲート層の上に位置し、第２導電型不純
物を含む半導体層からなり、チャネル領域を含む第２導
電型半導体層と、 前記第２導電型半導体層の上において、平面的に見て前
記チャネル領域を間に挟むように形成され、前記第２導
電型半導体層の第２導電型不純物濃度よりも高い濃度の
第２導電型不純物を含む半導体層からなる第２導電型ソ
ース領域および第２導電型ドレイン領域とを備え、 前記第１導電型ゲート層と前記第２導電型ソース領域と
の間隔が、前記第１導電型ゲート層と前記第２導電型ド
レイン領域との間隔よりも短い、横型接合型電界効果ト
ランジスタ。 - 【請求項２】 前記第２導電型ソース領域が、前記第１
導電型ゲート層との間に、前記チャネル領域と同じ厚さ
の前記第２導電型半導体層の部分を挟んでいる、請求項
１に記載の横型接合型電界効果トランジスタ。 - 【請求項３】 前記第２導電型ドレイン領域と前記第１
導電型ゲート層との間に、前記第２導電型半導体層と、
当該第２導電型半導体層の上に位置する第２導電型ドリ
フト層とが位置している、請求項１または２に記載の横
型接合型電界効果トランジスタ。 - 【請求項４】 第２導電型の前記チャネル領域と第１導
電型の前記ゲート層との接合部に生じる拡散電位によっ
て、前記チャネル領域に張り出す空乏層が、前記チャネ
ル領域を遮断するように、前記第１導電型ゲート層と前
記チャネル領域の不純物濃度、および前記チャネル領域
の厚さが設定されている、請求項１〜３のいずれかに記
載の横型接合型電界効果トランジスタ。 - 【請求項５】 前記半導体基板がＳｉＣ基板であり、前
記半導体基板の上に配置された各半導体層が、それぞれ
の導電型の不純物を含むＳｉＣ膜である、請求項１〜４
のいずれかに記載の横型接合型電界効果トランジスタ。 - 【請求項６】 半導体基板上に第１導電型半導体層を形
成する第１半導体層形成工程と、 前記第１導電型半導体層の上に、第２導電型不純物を含
む第２導電型半導体層を形成する第２導電型半導体層形
成工程と、 前記第２導電型半導体層の上に、当該第２導電型半導体
層の第２導電型不純物濃度よりも高濃度の第２導電型不
純物を含む第２導電型電極層を形成する第２導電型ドレ
イン層形成工程と、 前記第２導電型電極層を通り、前記第２導電型半導体層
内にいたる深さのトレンチを形成するトレンチ形成工程
と、 前記トレンチの一方の壁を構成する第２導電型電極層お
よび第２導電型半導体層を、前記トレンチの底から所定
高さ残し、それを越える高さの部分を除去して前記第２
導電型半導体層の段を形成するトレンチ壁除去工程と、 前記トレンチ壁除去工程において形成された前記第２導
電型半導体層の段の部分に、第２導電型不純物を注入し
て前記第２導電型半導体層よりも高濃度の第２導電型不
純物を含む第２導電型ソース領域形成工程とを備える、
横型接合型電界効果トランジスタの製造方法。 - 【請求項７】 半導体基板上に第１導電型半導体層を形
成する第１導電型半導体層形成工程と、 前記第１導電型半導体層の上に、第２導電型不純物を含
む第２導電型半導体層を形成する第２導電型半導体層形
成工程と、 前記第２導電型半導体層に第２導電型不純物を注入し
て、当該第２導電型半導体層の第２導電型不純物濃度よ
りも高濃度の第２導電型不純物濃度を備える第２導電型
ソース領域を形成する第２導電型ソース領域工程と、 前記第２導電型半導体層の上に上部第２導電型半導体層
を形成する上部第２導電型半導体層形成工程と、 前記上部第２導電型半導体層の上に第２導電型ドレイン
領域を形成する第２導電型ドレイン領域形成工程と、 前記第２導電型ドレイン領域と上部第２導電型半導体層
とを貫通し、前記第２導電型半導体層内の前記第２導電
型ソース領域の下面の深さにまで達するトレンチを、当
該第２導電型ソース領域の側面が当該トレンチに露出す
るように形成するトレンチ形成工程と、 平面的に見て前記第２導電型ソース領域が位置するほう
のトレンチの壁を前記第２導電型ソース領域の上面が露
出するレベルまで除去するトレンチ壁除去工程とを備え
る、横型接合型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001039760A JP4810736B2 (ja) | 2001-02-16 | 2001-02-16 | 横型接合型電界効果トランジスタおよびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001039760A JP4810736B2 (ja) | 2001-02-16 | 2001-02-16 | 横型接合型電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002246399A true JP2002246399A (ja) | 2002-08-30 |
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|---|---|---|---|
| JP2001039760A Expired - Fee Related JP4810736B2 (ja) | 2001-02-16 | 2001-02-16 | 横型接合型電界効果トランジスタおよびその製造方法 |
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|---|---|
| JP (1) | JP4810736B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53127275A (en) * | 1977-04-13 | 1978-11-07 | Mitsubishi Electric Corp | Planar type field effect transistor |
| JPS5429651A (en) * | 1977-08-09 | 1979-03-05 | Canon Inc | Screen photoreceptor |
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| JP2000224867A (ja) * | 1999-01-28 | 2000-08-11 | Sumitomo Electric Ind Ltd | インバータ |
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2001
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