JPH0364069A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0364069A JPH0364069A JP1199402A JP19940289A JPH0364069A JP H0364069 A JPH0364069 A JP H0364069A JP 1199402 A JP1199402 A JP 1199402A JP 19940289 A JP19940289 A JP 19940289A JP H0364069 A JPH0364069 A JP H0364069A
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Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野]
本発明は、半導体装置に適用して有効な技術に関するも
ので2例えば、電源電圧以上の電位を必要とする配線を
備える半導体装置に利用して有効な技術に関するもので
ある。
ので2例えば、電源電圧以上の電位を必要とする配線を
備える半導体装置に利用して有効な技術に関するもので
ある。
[従来の技術]
半導体基板上に形成される回路素子に対して電気的信号
のやりとりを行なう信号配線として、例えばMOSトラ
ンジスタを構成するゲート電極(ワード線)等が知られ
ている。この信号配線は、例えばポリシリコンやアルミ
ニウム等の導電性材料により形成され、単一材料による
単層構造または、低抵抗化すべく高融点金属を重ねて合
金化させた積層構造を採用している。
のやりとりを行なう信号配線として、例えばMOSトラ
ンジスタを構成するゲート電極(ワード線)等が知られ
ている。この信号配線は、例えばポリシリコンやアルミ
ニウム等の導電性材料により形成され、単一材料による
単層構造または、低抵抗化すべく高融点金属を重ねて合
金化させた積層構造を採用している。
この信号配線を備える半導体装置の一例を示したのが第
4図であり、同図には、DRAM (ダイナミック ラ
ンダムアクセスメモリ)を備える半導体装置のメモリセ
ル構造が示されている。
4図であり、同図には、DRAM (ダイナミック ラ
ンダムアクセスメモリ)を備える半導体装置のメモリセ
ル構造が示されている。
同図において、符号1はP型半導体基板を、2゜3は該
P型半導体基板1表面に形成されるN型ソース、ドレイ
ン拡散層を、4はソース拡散層2の延在部分(キャパシ
タの下部電極をなす)の上方に絶縁膜8を介して形成さ
れるキャパシタの上部電極を、5はドレイン拡散層3に
コンタクトするビット線を、6はソース、ドレイン拡散
N2,3間の上方に絶縁膜8を介して配置される信号配
線たるゲート電極(ワード線)を、7は素子分離を行な
うためのフィールドM縁膜をそれぞれ示しており、これ
らにより、第5図の回路図に示されるように、メモリセ
ル10を構成するゲートトランジスタ10a及びMOS
キャパシタ(容量部)1obが形成された状態となって
いる。そして、ゲート電極(ワード線)6をオンするこ
とにより該ゲート電極に電気的信号を流し、ビットts
5からの情報をドレイン3、ソース2を介して上記ソー
ス拡散N2の延在部分に蓄積して該情報の保持をし得る
ようになっている。
P型半導体基板1表面に形成されるN型ソース、ドレイ
ン拡散層を、4はソース拡散層2の延在部分(キャパシ
タの下部電極をなす)の上方に絶縁膜8を介して形成さ
れるキャパシタの上部電極を、5はドレイン拡散層3に
コンタクトするビット線を、6はソース、ドレイン拡散
N2,3間の上方に絶縁膜8を介して配置される信号配
線たるゲート電極(ワード線)を、7は素子分離を行な
うためのフィールドM縁膜をそれぞれ示しており、これ
らにより、第5図の回路図に示されるように、メモリセ
ル10を構成するゲートトランジスタ10a及びMOS
キャパシタ(容量部)1obが形成された状態となって
いる。そして、ゲート電極(ワード線)6をオンするこ
とにより該ゲート電極に電気的信号を流し、ビットts
5からの情報をドレイン3、ソース2を介して上記ソー
ス拡散N2の延在部分に蓄積して該情報の保持をし得る
ようになっている。
ここで、上記メモリセル10を支障なく開動するには、
上記ゲート電極(ワード線)6を電源電圧以上の電位と
し電位ドロップ分を補わなければならない、すなわち電
源電圧Vcc十閾値電圧Vth以上としなければならな
いので、上記メモリセル10のゲート電極(ワード線)
6には、第5図に示されるように、その電位を電源電圧
Vcc+閾値電圧vth以上にするためのブースト回路
(高電圧発生回路)が接続されている。このブースト回
路は、ワード選択信号Bに接続されゲート電圧をVcc
とするカットモスEと、このカットモスEからの信号を
ゲート電圧とし、ブースト電圧Aに接続されるトランジ
スタDとからなりセルフブーストを行なう周知のもので
、外部周辺回路に設けられているものである。
上記ゲート電極(ワード線)6を電源電圧以上の電位と
し電位ドロップ分を補わなければならない、すなわち電
源電圧Vcc十閾値電圧Vth以上としなければならな
いので、上記メモリセル10のゲート電極(ワード線)
6には、第5図に示されるように、その電位を電源電圧
Vcc+閾値電圧vth以上にするためのブースト回路
(高電圧発生回路)が接続されている。このブースト回
路は、ワード選択信号Bに接続されゲート電圧をVcc
とするカットモスEと、このカットモスEからの信号を
ゲート電圧とし、ブースト電圧Aに接続されるトランジ
スタDとからなりセルフブーストを行なう周知のもので
、外部周辺回路に設けられているものである。
[発明が解決しようとする課題]
しかしながら、上記半導体装置においては以下の問題点
がある。
がある。
すなわち、上述の如く、信号配線としてのゲート電極(
ワード線)6は、単層構造の場合は言うに及ばず、積層
構造の場合であっても複数の信号電圧を印加することは
できないので、信号電圧を電源電圧以上に昇圧するため
の上記ブースト回路がどうしても必要となり、回路が複
雑になると共に該半導体装置の高集積化が妨げられると
いった問題点がある。
ワード線)6は、単層構造の場合は言うに及ばず、積層
構造の場合であっても複数の信号電圧を印加することは
できないので、信号電圧を電源電圧以上に昇圧するため
の上記ブースト回路がどうしても必要となり、回路が複
雑になると共に該半導体装置の高集積化が妨げられると
いった問題点がある。
また、上記ブースト回路においては、ワード選択信号B
が印加されてからブースト電圧Aが印加されるようにな
っているので、ワード線6の立ち上がりが遅くなる、す
なわちアクセス遅延を生じるという問題点があり、しか
もそのブースト電圧Aの印加は、ワード選択信号Bの一
番遅くアクセスされる所(ワード選択信号発生部位から
の配線長が一番長い所)に合わせて行なわれるようにな
っているので、ワード選択信号発生部位から近い所はど
ワード選択信号Bの印加からブースト電圧Aの印加まで
の待ち時間(タイミング調整時間)が長くなり、アクセ
ス遅延を生じるという問題点もある。
が印加されてからブースト電圧Aが印加されるようにな
っているので、ワード線6の立ち上がりが遅くなる、す
なわちアクセス遅延を生じるという問題点があり、しか
もそのブースト電圧Aの印加は、ワード選択信号Bの一
番遅くアクセスされる所(ワード選択信号発生部位から
の配線長が一番長い所)に合わせて行なわれるようにな
っているので、ワード選択信号発生部位から近い所はど
ワード選択信号Bの印加からブースト電圧Aの印加まで
の待ち時間(タイミング調整時間)が長くなり、アクセ
ス遅延を生じるという問題点もある。
本発明は係る問題点に鑑みなされたものであって、信号
配線に複数の信号電圧を印加できると共に、高電圧発生
回路の不要による回路の簡素化及び高集積化が図られ、
しかもアクセス遅延を防止することが可能な半導体装置
を提供することを目的としている。
配線に複数の信号電圧を印加できると共に、高電圧発生
回路の不要による回路の簡素化及び高集積化が図られ、
しかもアクセス遅延を防止することが可能な半導体装置
を提供することを目的としている。
[課題を解決するための手段]
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、信号配線を少なくとも2N以上の導電性材料
とその間に挾まれる絶縁層とで構成し、電気容量を持た
せるようにしたものである。
とその間に挾まれる絶縁層とで構成し、電気容量を持た
せるようにしたものである。
[作用]
上記した手段によれば、信号配線を少なくとも2層以上
の導電性材料とその間に挾まれるM縁層とで構成したの
で、各導電性材料にそれぞれ信号電圧を印加できるとい
う作用により、信号配線に複数の信号電圧を印加すると
いう上記目的が達成されることになる。
の導電性材料とその間に挾まれるM縁層とで構成したの
で、各導電性材料にそれぞれ信号電圧を印加できるとい
う作用により、信号配線に複数の信号電圧を印加すると
いう上記目的が達成されることになる。
また、上記信号配線はその構造から電気容量を持ってお
り、コンデンサ機能により、信号配線の基板側の導電性
材料の電位をそれより上側の導電性材料に印加される電
圧に応じて昇圧することができるという作用により、高
電圧発生回路を不要にでき、回路の簡素化及び高集積化
を図るという上記目的が達成されることになる。
り、コンデンサ機能により、信号配線の基板側の導電性
材料の電位をそれより上側の導電性材料に印加される電
圧に応じて昇圧することができるという作用により、高
電圧発生回路を不要にでき、回路の簡素化及び高集積化
を図るという上記目的が達成されることになる。
また、上記信号配線は、該信号配線に信号が印加された
ら直ちに立ち上がるという作用により、アクセス遅延を
防止するという上記目的が達成されることになる。
ら直ちに立ち上がるという作用により、アクセス遅延を
防止するという上記目的が達成されることになる。
[実施例]
以下、本発明の実施例を図面を参照しながら説明する。
第1図には本発明に係る半導体装置の実施例が、第2図
にはその等価回路及びこれを駆動するための回路図がそ
れぞれ示されている。その概要を説明すれば次のとおり
である。
にはその等価回路及びこれを駆動するための回路図がそ
れぞれ示されている。その概要を説明すれば次のとおり
である。
第1図はDRAMを備える半導体装置のメモリセル構造
を示したものである。
を示したものである。
同図において、符号1はP、型半導体基板を示しており
、このP型半導体基板1表面にはN型ソース、ドレイン
拡散層2,3が形成されている。このソース拡散層2に
は延在部分(下部電極)が形成されており、ドレイン拡
散層3にはビット線5がコンタクトしている。上記ソー
ス拡散層2の延在部分の上方には絶縁膜8を介して上部
電極4が形成されており、この上部電極4と絶縁膜8及
びソース拡散層2の延在部分によりメモリ用電荷蓄積部
(キャパシタ)10bが構成された状態となっている。
、このP型半導体基板1表面にはN型ソース、ドレイン
拡散層2,3が形成されている。このソース拡散層2に
は延在部分(下部電極)が形成されており、ドレイン拡
散層3にはビット線5がコンタクトしている。上記ソー
ス拡散層2の延在部分の上方には絶縁膜8を介して上部
電極4が形成されており、この上部電極4と絶縁膜8及
びソース拡散層2の延在部分によりメモリ用電荷蓄積部
(キャパシタ)10bが構成された状態となっている。
上記ソース、ドレイン拡散層2,3間の上方には絶縁膜
8を介して本実施例の特徴をなす信号配線9が形成され
ており、この信号配a9と絶縁膜8及びソース、ドレイ
ン拡散層2,3によりゲートトランジスタ10aが、こ
のゲートトランジスタ10a及び上記メモリ用型荷蓄積
部1obにより、第2図に示されるメモリセル10がそ
れぞれ構成された状態となっている。上記信号配線9は
導電性材料9a、9bとその間に挾まれる絶縁層9cと
で構成されており、各々の導電性材料9a、9bにそれ
ぞれの信号電圧を印加できるようになっている。すなわ
ち、信号配a9には複数の信号電圧を印加することが可
能になっており、上記構成から電気容量Cを持ち得るよ
うになっている。上記導電性材料9a、9bは、例えば
ポリシリコンやアルミニウム等の単一材料による単層構
造または、低抵抗化すべく高融点金属を重ねて合金化さ
せた積層構造をそれぞれ採用している。
8を介して本実施例の特徴をなす信号配線9が形成され
ており、この信号配a9と絶縁膜8及びソース、ドレイ
ン拡散層2,3によりゲートトランジスタ10aが、こ
のゲートトランジスタ10a及び上記メモリ用型荷蓄積
部1obにより、第2図に示されるメモリセル10がそ
れぞれ構成された状態となっている。上記信号配線9は
導電性材料9a、9bとその間に挾まれる絶縁層9cと
で構成されており、各々の導電性材料9a、9bにそれ
ぞれの信号電圧を印加できるようになっている。すなわ
ち、信号配a9には複数の信号電圧を印加することが可
能になっており、上記構成から電気容量Cを持ち得るよ
うになっている。上記導電性材料9a、9bは、例えば
ポリシリコンやアルミニウム等の単一材料による単層構
造または、低抵抗化すべく高融点金属を重ねて合金化さ
せた積層構造をそれぞれ採用している。
この従来のゲート電極に代えて配設される信号配線9に
は、第2図に示される駆動回路が接続されている。この
駆動回路は、ワード選択信号Bに接続されラッチアップ
防止用のモスを含むトランジスタ群Gと、このトランジ
スタ群Gからの出力信号を、信号配線9の上側の導電性
材料9bに遅延させて送るための遅延回路Fとから構成
されている。
は、第2図に示される駆動回路が接続されている。この
駆動回路は、ワード選択信号Bに接続されラッチアップ
防止用のモスを含むトランジスタ群Gと、このトランジ
スタ群Gからの出力信号を、信号配線9の上側の導電性
材料9bに遅延させて送るための遅延回路Fとから構成
されている。
従って、ワード選択信号Bがオンされると、先ず信号配
線9の基板1側(下層)の導電性材料9aに電源電圧V
ccが供給され、第3図に示されるように導電性材料9
aの電位がVccとなる。
線9の基板1側(下層)の導電性材料9aに電源電圧V
ccが供給され、第3図に示されるように導電性材料9
aの電位がVccとなる。
次いで、遅延回路Fによりインタバル時間tiが経過し
たら、信号配線9の上側の導電性材料9bに電源電圧V
ccが供給される。すると、上層の導電性材料9bの電
位上昇が1M間の電気容量Cにより基板1側の導電性材
料9aに伝わり、基板1側の導電性材料9aの電位が、
第3図に示されるように電源電圧Vcc以上になる。こ
の基板1側の導電性材料9aの電位上昇分は信号配線9
の層間容量の比により決定され、その電位上昇分がvt
h以上となるようにその容量比が設定されている。
たら、信号配線9の上側の導電性材料9bに電源電圧V
ccが供給される。すると、上層の導電性材料9bの電
位上昇が1M間の電気容量Cにより基板1側の導電性材
料9aに伝わり、基板1側の導電性材料9aの電位が、
第3図に示されるように電源電圧Vcc以上になる。こ
の基板1側の導電性材料9aの電位上昇分は信号配線9
の層間容量の比により決定され、その電位上昇分がvt
h以上となるようにその容量比が設定されている。
従って、この(Vcc+Vth)以上となる基板1側の
導電性材料9aをゲートトランジスタ10aのゲート電
極として用いれば、正常なRAM動作を行なわせること
が可能となる。
導電性材料9aをゲートトランジスタ10aのゲート電
極として用いれば、正常なRAM動作を行なわせること
が可能となる。
このように、本実施例においては、ブースト回路を必要
とせずに信号配線9(正確には基板■側の導電性材料9
a)の電位を(Vcc+Vth)以上にし得るようにな
っている。
とせずに信号配線9(正確には基板■側の導電性材料9
a)の電位を(Vcc+Vth)以上にし得るようにな
っている。
また、本実施例においては、ゲート電極として機能する
導電性材料9aは、第3図に示されるようにワード選択
信号Bが印加されたら直ちに立ち上がるようになってい
る(最初は電位がドロップしないので電位はVccで構
わない)ので、従来のようなワード選択信号Bが印加さ
れてからブースト電圧Aが印加されるまでのアクセス遅
延がなくなる。その上、ワード選択信号発生部位からの
距離に関係なく、ワード選択信号発生部位から近いとこ
ろでもワード選択信号Bが印加されたら直ちに導電性材
料9aがオンとなるので、ワード選択信号発生部位から
の距離に応じて生じていたアクセス遅延も回避される。
導電性材料9aは、第3図に示されるようにワード選択
信号Bが印加されたら直ちに立ち上がるようになってい
る(最初は電位がドロップしないので電位はVccで構
わない)ので、従来のようなワード選択信号Bが印加さ
れてからブースト電圧Aが印加されるまでのアクセス遅
延がなくなる。その上、ワード選択信号発生部位からの
距離に関係なく、ワード選択信号発生部位から近いとこ
ろでもワード選択信号Bが印加されたら直ちに導電性材
料9aがオンとなるので、ワード選択信号発生部位から
の距離に応じて生じていたアクセス遅延も回避される。
なお、上記インタバル時間t工は、tIi源電圧Vcc
が導電性材料9aの末端まで行き渡る時間に設定されて
いる。
が導電性材料9aの末端まで行き渡る時間に設定されて
いる。
このように構成される半導体装置によれば次のような効
果を得ることができる。
果を得ることができる。
すなわち、信号配線9を、導電性材料9a、9bとその
間に挾まれる絶縁層9Cとで構成したので、各導電性材
料9a、9bにそれぞれ信号電圧を印加できるという作
用により、信号配線9に複数の信号電圧を印加すること
が可能になる。
間に挾まれる絶縁層9Cとで構成したので、各導電性材
料9a、9bにそれぞれ信号電圧を印加できるという作
用により、信号配線9に複数の信号電圧を印加すること
が可能になる。
また、上記信号配線9はその構造から電気容量を持って
おり、コンデンサ機能により、信号配線9の基板側の導
電性材料9aの電位をそれより上側の導電性材料9bに
印加される電圧に応じて昇圧することができるという作
用により、第5図に示されるブースト回路(高電圧発生
回路)を不要にでき、回路の簡素化及び高集積化を図る
ことが可能になる。
おり、コンデンサ機能により、信号配線9の基板側の導
電性材料9aの電位をそれより上側の導電性材料9bに
印加される電圧に応じて昇圧することができるという作
用により、第5図に示されるブースト回路(高電圧発生
回路)を不要にでき、回路の簡素化及び高集積化を図る
ことが可能になる。
また、上記信号配線9は、該信号配線9に信号が印加さ
れたら直ちに立ち上がるという作用により、アクセス遅
延を防止することが可能になる。
れたら直ちに立ち上がるという作用により、アクセス遅
延を防止することが可能になる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されろも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されろも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、上記実施例おいては、信号配線9は。
導電性材料9a、9bとその間に挾まれるlItAaM
9cとからなる三層構造となっているが、三N構造に限
定されるものではなく、さらにその上に絶縁層、導電性
材料を積層した五層構造、上層構造等であっても良い。
9cとからなる三層構造となっているが、三N構造に限
定されるものではなく、さらにその上に絶縁層、導電性
材料を積層した五層構造、上層構造等であっても良い。
また、上記実施例おいては、信号配置9のコンデンサ構
造をワード線に対して適用しているが。
造をワード線に対して適用しているが。
この構造はワード線のみに適用されるものではなく、シ
ェアード方式センスアンプ切換信号、ビット線プリチャ
ージ信号等の配線にも同様に適用可能であり、要は、電
源電圧以上に昇圧しなければならない信号配線全てに対
して適用可能である。
ェアード方式センスアンプ切換信号、ビット線プリチャ
ージ信号等の配線にも同様に適用可能であり、要は、電
源電圧以上に昇圧しなければならない信号配線全てに対
して適用可能である。
[発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、信号配線を少なくとも2層以上の導電性材料
とその間に挾まれる11!縁層とで構成したので、各導
電性材料にそれぞれ信号電圧を印加できるようになる。
とその間に挾まれる11!縁層とで構成したので、各導
電性材料にそれぞれ信号電圧を印加できるようになる。
その結果、信号配線に複数の信号電圧を印加することが
可能になる。
可能になる。
また、上記信号配線はその構造から電気容量を持ってお
り、コンデンサ機能により、信号配線の基板側の導電性
材料の電位をそれより上側の導電性材料に印加される電
圧に応じて昇圧することができる。その結果、従来の高
電圧発生回路を不要にでき、回路の簡素化及び高集積化
を図ることが可能になる また、上記信号配線は、該信号配線に信号が印加された
ら直ちに立ち上がるようになる。その結果、アクセス遅
延を防止することが可能になる。
り、コンデンサ機能により、信号配線の基板側の導電性
材料の電位をそれより上側の導電性材料に印加される電
圧に応じて昇圧することができる。その結果、従来の高
電圧発生回路を不要にでき、回路の簡素化及び高集積化
を図ることが可能になる また、上記信号配線は、該信号配線に信号が印加された
ら直ちに立ち上がるようになる。その結果、アクセス遅
延を防止することが可能になる。
第1図は本発明に係る半導体装置の実施例の要部の縦断
面図、 第2図は第1図の等価回路及びこれを能動する回路図、 第3図は第2図の回路動作を説明するタイミング波形図
、 第4図は従来技術に係る半導体装置の要部の縦断面図、 第5図は第4図の等価回路及びこれを暉動する回路図で
ある。 1・・・・半導体基板、9・・・・信号配線、9a、9
b・・・・導電性材料、9C・・・・U縁層、10a・
・・・回路素子、C・・・・電気容量。
面図、 第2図は第1図の等価回路及びこれを能動する回路図、 第3図は第2図の回路動作を説明するタイミング波形図
、 第4図は従来技術に係る半導体装置の要部の縦断面図、 第5図は第4図の等価回路及びこれを暉動する回路図で
ある。 1・・・・半導体基板、9・・・・信号配線、9a、9
b・・・・導電性材料、9C・・・・U縁層、10a・
・・・回路素子、C・・・・電気容量。
Claims (1)
- 【特許請求の範囲】 1、半導体基板上に形成される回路素子に対して電気的
信号のやりとりを行なう信号配線を備える半導体装置に
おいて、該信号配線を少なくとも2層以上の導電性材料
とその間に挾まれる絶縁層とで構成し、電気容量を持た
せるようにしたことを特徴とする半導体装置。 2、前記信号配線の基板側の導電性材料は、それより上
側の導電性材料に印加される電圧により昇圧されること
を特徴とする特許請求の範囲第1項記載の半導体装置。 3、前記信号配線の基板側の導電性材料は、ゲート電極
として機能することを特徴とする特許請求の範囲第1項
または第2項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1199402A JPH0364069A (ja) | 1989-08-02 | 1989-08-02 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1199402A JPH0364069A (ja) | 1989-08-02 | 1989-08-02 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0364069A true JPH0364069A (ja) | 1991-03-19 |
Family
ID=16407195
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1199402A Pending JPH0364069A (ja) | 1989-08-02 | 1989-08-02 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0364069A (ja) |
-
1989
- 1989-08-02 JP JP1199402A patent/JPH0364069A/ja active Pending
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