JPH0364069A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野］ 本発明は、半導体装置に適用して有効な技術に関するも
ので２例えば、電源電圧以上の電位を必要とする配線を
備える半導体装置に利用して有効な技術に関するもので
ある。

［従来の技術］ 半導体基板上に形成される回路素子に対して電気的信号
のやりとりを行なう信号配線として、例えばＭＯＳトラ
ンジスタを構成するゲート電極（ワード線）等が知られ
ている。この信号配線は、例えばポリシリコンやアルミ
ニウム等の導電性材料により形成され、単一材料による
単層構造または、低抵抗化すべく高融点金属を重ねて合
金化させた積層構造を採用している。

この信号配線を備える半導体装置の一例を示したのが第
４図であり、同図には、ＤＲＡＭ　（ダイナミック　ラ
ンダムアクセスメモリ）を備える半導体装置のメモリセ
ル構造が示されている。

同図において、符号１はＰ型半導体基板を、２゜３は該
Ｐ型半導体基板１表面に形成されるＮ型ソース、ドレイ
ン拡散層を、４はソース拡散層２の延在部分（キャパシ
タの下部電極をなす）の上方に絶縁膜８を介して形成さ
れるキャパシタの上部電極を、５はドレイン拡散層３に
コンタクトするビット線を、６はソース、ドレイン拡散
Ｎ２，３間の上方に絶縁膜８を介して配置される信号配
線たるゲート電極（ワード線）を、７は素子分離を行な
うためのフィールドＭ縁膜をそれぞれ示しており、これ
らにより、第５図の回路図に示されるように、メモリセ
ル１０を構成するゲートトランジスタ１０ａ及びＭＯＳ
キャパシタ（容量部）１ｏｂが形成された状態となって
いる。そして、ゲート電極（ワード線）６をオンするこ
とにより該ゲート電極に電気的信号を流し、ビットｔｓ
５からの情報をドレイン３、ソース２を介して上記ソー
ス拡散Ｎ２の延在部分に蓄積して該情報の保持をし得る
ようになっている。

ここで、上記メモリセル１０を支障なく開動するには、
上記ゲート電極（ワード線）６を電源電圧以上の電位と
し電位ドロップ分を補わなければならない、すなわち電
源電圧Ｖｃｃ十閾値電圧Ｖｔｈ以上としなければならな
いので、上記メモリセル１０のゲート電極（ワード線）
６には、第５図に示されるように、その電位を電源電圧
Ｖｃｃ＋閾値電圧ｖｔｈ以上にするためのブースト回路
（高電圧発生回路）が接続されている。このブースト回
路は、ワード選択信号Ｂに接続されゲート電圧をＶｃｃ
とするカットモスＥと、このカットモスＥからの信号を
ゲート電圧とし、ブースト電圧Ａに接続されるトランジ
スタＤとからなりセルフブーストを行なう周知のもので
、外部周辺回路に設けられているものである。

［発明が解決しようとする課題］ しかしながら、上記半導体装置においては以下の問題点
がある。

すなわち、上述の如く、信号配線としてのゲート電極（
ワード線）６は、単層構造の場合は言うに及ばず、積層
構造の場合であっても複数の信号電圧を印加することは
できないので、信号電圧を電源電圧以上に昇圧するため
の上記ブースト回路がどうしても必要となり、回路が複
雑になると共に該半導体装置の高集積化が妨げられると
いった問題点がある。

また、上記ブースト回路においては、ワード選択信号Ｂ
が印加されてからブースト電圧Ａが印加されるようにな
っているので、ワード線６の立ち上がりが遅くなる、す
なわちアクセス遅延を生じるという問題点があり、しか
もそのブースト電圧Ａの印加は、ワード選択信号Ｂの一
番遅くアクセスされる所（ワード選択信号発生部位から
の配線長が一番長い所）に合わせて行なわれるようにな
っているので、ワード選択信号発生部位から近い所はど
ワード選択信号Ｂの印加からブースト電圧Ａの印加まで
の待ち時間（タイミング調整時間）が長くなり、アクセ
ス遅延を生じるという問題点もある。

本発明は係る問題点に鑑みなされたものであって、信号
配線に複数の信号電圧を印加できると共に、高電圧発生
回路の不要による回路の簡素化及び高集積化が図られ、
しかもアクセス遅延を防止することが可能な半導体装置
を提供することを目的としている。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、信号配線を少なくとも２Ｎ以上の導電性材料
とその間に挾まれる絶縁層とで構成し、電気容量を持た
せるようにしたものである。

［作用］ 上記した手段によれば、信号配線を少なくとも２層以上
の導電性材料とその間に挾まれるＭ縁層とで構成したの
で、各導電性材料にそれぞれ信号電圧を印加できるとい
う作用により、信号配線に複数の信号電圧を印加すると
いう上記目的が達成されることになる。

また、上記信号配線はその構造から電気容量を持ってお
り、コンデンサ機能により、信号配線の基板側の導電性
材料の電位をそれより上側の導電性材料に印加される電
圧に応じて昇圧することができるという作用により、高
電圧発生回路を不要にでき、回路の簡素化及び高集積化
を図るという上記目的が達成されることになる。

また、上記信号配線は、該信号配線に信号が印加された
ら直ちに立ち上がるという作用により、アクセス遅延を
防止するという上記目的が達成されることになる。

［実施例］ 以下、本発明の実施例を図面を参照しながら説明する。

第１図には本発明に係る半導体装置の実施例が、第２図
にはその等価回路及びこれを駆動するための回路図がそ
れぞれ示されている。その概要を説明すれば次のとおり
である。

第１図はＤＲＡＭを備える半導体装置のメモリセル構造
を示したものである。

同図において、符号１はＰ、型半導体基板を示しており
、このＰ型半導体基板１表面にはＮ型ソース、ドレイン
拡散層２，３が形成されている。このソース拡散層２に
は延在部分（下部電極）が形成されており、ドレイン拡
散層３にはビット線５がコンタクトしている。上記ソー
ス拡散層２の延在部分の上方には絶縁膜８を介して上部
電極４が形成されており、この上部電極４と絶縁膜８及
びソース拡散層２の延在部分によりメモリ用電荷蓄積部
（キャパシタ）１０ｂが構成された状態となっている。

上記ソース、ドレイン拡散層２，３間の上方には絶縁膜
８を介して本実施例の特徴をなす信号配線９が形成され
ており、この信号配ａ９と絶縁膜８及びソース、ドレイ
ン拡散層２，３によりゲートトランジスタ１０ａが、こ
のゲートトランジスタ１０ａ及び上記メモリ用型荷蓄積
部１ｏｂにより、第２図に示されるメモリセル１０がそ
れぞれ構成された状態となっている。上記信号配線９は
導電性材料９ａ、９ｂとその間に挾まれる絶縁層９ｃと
で構成されており、各々の導電性材料９ａ、９ｂにそれ
ぞれの信号電圧を印加できるようになっている。すなわ
ち、信号配ａ９には複数の信号電圧を印加することが可
能になっており、上記構成から電気容量Ｃを持ち得るよ
うになっている。上記導電性材料９ａ、９ｂは、例えば
ポリシリコンやアルミニウム等の単一材料による単層構
造または、低抵抗化すべく高融点金属を重ねて合金化さ
せた積層構造をそれぞれ採用している。

この従来のゲート電極に代えて配設される信号配線９に
は、第２図に示される駆動回路が接続されている。この
駆動回路は、ワード選択信号Ｂに接続されラッチアップ
防止用のモスを含むトランジスタ群Ｇと、このトランジ
スタ群Ｇからの出力信号を、信号配線９の上側の導電性
材料９ｂに遅延させて送るための遅延回路Ｆとから構成
されている。

従って、ワード選択信号Ｂがオンされると、先ず信号配
線９の基板１側（下層）の導電性材料９ａに電源電圧Ｖ
ｃｃが供給され、第３図に示されるように導電性材料９
ａの電位がＶｃｃとなる。

次いで、遅延回路Ｆによりインタバル時間ｔｉが経過し
たら、信号配線９の上側の導電性材料９ｂに電源電圧Ｖ
ｃｃが供給される。すると、上層の導電性材料９ｂの電
位上昇が１Ｍ間の電気容量Ｃにより基板１側の導電性材
料９ａに伝わり、基板１側の導電性材料９ａの電位が、
第３図に示されるように電源電圧Ｖｃｃ以上になる。こ
の基板１側の導電性材料９ａの電位上昇分は信号配線９
の層間容量の比により決定され、その電位上昇分がｖｔ
ｈ以上となるようにその容量比が設定されている。

従って、この（Ｖｃｃ＋Ｖｔｈ）以上となる基板１側の
導電性材料９ａをゲートトランジスタ１０ａのゲート電
極として用いれば、正常なＲＡＭ動作を行なわせること
が可能となる。

このように、本実施例においては、ブースト回路を必要
とせずに信号配線９（正確には基板■側の導電性材料９
ａ）の電位を（Ｖｃｃ＋Ｖｔｈ）以上にし得るようにな
っている。

また、本実施例においては、ゲート電極として機能する
導電性材料９ａは、第３図に示されるようにワード選択
信号Ｂが印加されたら直ちに立ち上がるようになってい
る（最初は電位がドロップしないので電位はＶｃｃで構
わない）ので、従来のようなワード選択信号Ｂが印加さ
れてからブースト電圧Ａが印加されるまでのアクセス遅
延がなくなる。その上、ワード選択信号発生部位からの
距離に関係なく、ワード選択信号発生部位から近いとこ
ろでもワード選択信号Ｂが印加されたら直ちに導電性材
料９ａがオンとなるので、ワード選択信号発生部位から
の距離に応じて生じていたアクセス遅延も回避される。

なお、上記インタバル時間ｔ工は、ｔＩｉ源電圧Ｖｃｃ
が導電性材料９ａの末端まで行き渡る時間に設定されて
いる。

このように構成される半導体装置によれば次のような効
果を得ることができる。

すなわち、信号配線９を、導電性材料９ａ、９ｂとその
間に挾まれる絶縁層９Ｃとで構成したので、各導電性材
料９ａ、９ｂにそれぞれ信号電圧を印加できるという作
用により、信号配線９に複数の信号電圧を印加すること
が可能になる。

また、上記信号配線９はその構造から電気容量を持って
おり、コンデンサ機能により、信号配線９の基板側の導
電性材料９ａの電位をそれより上側の導電性材料９ｂに
印加される電圧に応じて昇圧することができるという作
用により、第５図に示されるブースト回路（高電圧発生
回路）を不要にでき、回路の簡素化及び高集積化を図る
ことが可能になる。

また、上記信号配線９は、該信号配線９に信号が印加さ
れたら直ちに立ち上がるという作用により、アクセス遅
延を防止することが可能になる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されろも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

例えば、上記実施例おいては、信号配線９は。

導電性材料９ａ、９ｂとその間に挾まれるｌＩｔＡａＭ
９ｃとからなる三層構造となっているが、三Ｎ構造に限
定されるものではなく、さらにその上に絶縁層、導電性
材料を積層した五層構造、上層構造等であっても良い。

また、上記実施例おいては、信号配置９のコンデンサ構
造をワード線に対して適用しているが。

この構造はワード線のみに適用されるものではなく、シ
ェアード方式センスアンプ切換信号、ビット線プリチャ
ージ信号等の配線にも同様に適用可能であり、要は、電
源電圧以上に昇圧しなければならない信号配線全てに対
して適用可能である。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、信号配線を少なくとも２層以上の導電性材料
とその間に挾まれる１１！縁層とで構成したので、各導
電性材料にそれぞれ信号電圧を印加できるようになる。

その結果、信号配線に複数の信号電圧を印加することが
可能になる。

また、上記信号配線はその構造から電気容量を持ってお
り、コンデンサ機能により、信号配線の基板側の導電性
材料の電位をそれより上側の導電性材料に印加される電
圧に応じて昇圧することができる。その結果、従来の高
電圧発生回路を不要にでき、回路の簡素化及び高集積化
を図ることが可能になる また、上記信号配線は、該信号配線に信号が印加された
ら直ちに立ち上がるようになる。その結果、アクセス遅
延を防止することが可能になる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の実施例の要部の縦断
面図、 第２図は第１図の等価回路及びこれを能動する回路図、 第３図は第２図の回路動作を説明するタイミング波形図
、 第４図は従来技術に係る半導体装置の要部の縦断面図、 第５図は第４図の等価回路及びこれを暉動する回路図で
ある。 １・・・・半導体基板、９・・・・信号配線、９ａ、９
ｂ・・・・導電性材料、９Ｃ・・・・Ｕ縁層、１０ａ・
・・・回路素子、Ｃ・・・・電気容量。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に形成される回路素子に対して電気的
   信号のやりとりを行なう信号配線を備える半導体装置に
   おいて、該信号配線を少なくとも２層以上の導電性材料
   とその間に挾まれる絶縁層とで構成し、電気容量を持た
   せるようにしたことを特徴とする半導体装置。 ２、前記信号配線の基板側の導電性材料は、それより上
   側の導電性材料に印加される電圧により昇圧されること
   を特徴とする特許請求の範囲第１項記載の半導体装置。 ３、前記信号配線の基板側の導電性材料は、ゲート電極
   として機能することを特徴とする特許請求の範囲第１項
   または第２項記載の半導体装置。