JPH0363793B2 - - Google Patents
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- Publication number
- JPH0363793B2 JPH0363793B2 JP21006683A JP21006683A JPH0363793B2 JP H0363793 B2 JPH0363793 B2 JP H0363793B2 JP 21006683 A JP21006683 A JP 21006683A JP 21006683 A JP21006683 A JP 21006683A JP H0363793 B2 JPH0363793 B2 JP H0363793B2
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- Japan
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- constant current
- circuit
- current source
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- Expired
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- 230000005540 biological transmission Effects 0.000 claims description 26
- 239000003990 capacitor Substances 0.000 claims description 20
- 230000004044 response Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
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- 230000006872 improvement Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は、２本の伝送線路を介して電源を供給
されるとともにプロセス入力信号などに対応した
信号電流を出力する２線式伝送回路の改良に関す
るものである。
されるとともにプロセス入力信号などに対応した
信号電流を出力する２線式伝送回路の改良に関す
るものである。
従来、プロセス計装などにおいて多く採用され
ている２線式伝送方式は第１図に示すように、現
場にある発信器１と計器室２にある受信計器３と
電源Ｅとの間が２本の線で結ばれ、線路４に流れ
る直流電流（４〜20mAなど）が測定値を示すと
同時に、発信器への供給電源となる方式である。
この方式は計装工事の簡単化、工事費の低減、信
頼性の向上が実現できるなど種々の長所を備えて
いる。発振器１に従来から多く用いられていた回
路（２線式伝送回路）は第１図に示すように、帰
還抵抗Rfを使用するものである。この回路方式
はイマイクロプロセツサとの結合性が悪いロ帰還
抵抗Rfに比較的大きな電流が流れるので、特に
IC化などを行なうときには局所発熱の問題が生
じる。
ている２線式伝送方式は第１図に示すように、現
場にある発信器１と計器室２にある受信計器３と
電源Ｅとの間が２本の線で結ばれ、線路４に流れ
る直流電流（４〜20mAなど）が測定値を示すと
同時に、発信器への供給電源となる方式である。
この方式は計装工事の簡単化、工事費の低減、信
頼性の向上が実現できるなど種々の長所を備えて
いる。発振器１に従来から多く用いられていた回
路（２線式伝送回路）は第１図に示すように、帰
還抵抗Rfを使用するものである。この回路方式
はイマイクロプロセツサとの結合性が悪いロ帰還
抵抗Rfに比較的大きな電流が流れるので、特に
IC化などを行なうときには局所発熱の問題が生
じる。
一方帰還抵抗Rfを用いない回路方式としては、
パルス幅変調回路（以下PWM回路）を用いた方
式が考えられるが、出力にリツプルが多いこと、
（平滑による遅れのため）応答が遅いことなどの
点が問題となる。
パルス幅変調回路（以下PWM回路）を用いた方
式が考えられるが、出力にリツプルが多いこと、
（平滑による遅れのため）応答が遅いことなどの
点が問題となる。
本発明は上記の問題点を解決するためになされ
たもので、PWM方式を用いても出力リツプルが
なく、応答特性のよい２線式伝送回路を実現する
ことを目的としている。
たもので、PWM方式を用いても出力リツプルが
なく、応答特性のよい２線式伝送回路を実現する
ことを目的としている。
本発明は２本の伝送線路を介して電源を供給さ
れるとともに入力信号に対応した信号電流を出力
する２線式伝送回路において、前記伝送線路が接
続する出力端子と、前記出力端子の一方にその一
端が接続する第１の可変定電流源と、この第１の
可変定電流源の他端にその一端が接続し、その他
端が前記出力端子の他方に接続するキヤパシタ
と、このキヤパシタと並列に接続する第２の可変
定電流源と、前記入力信号に対応したデユーテイ
比で前記第２の可変定電流源をオンオフ制御する
パルス幅変調回路と、前記キヤパシタの前記一端
にその入力端子が接続するサンプルホールド回路
と、このサンプルホールド回路からの出力に対応
して前記第１の可変定電流源の出力電流値を制御
することにより、前記第１の可変定電流源の出力
電流が前記入力信号に対応した前記信号電流の可
変成分となるように構成したことを特徴とする２
線式伝送回路を提供するものである。
れるとともに入力信号に対応した信号電流を出力
する２線式伝送回路において、前記伝送線路が接
続する出力端子と、前記出力端子の一方にその一
端が接続する第１の可変定電流源と、この第１の
可変定電流源の他端にその一端が接続し、その他
端が前記出力端子の他方に接続するキヤパシタ
と、このキヤパシタと並列に接続する第２の可変
定電流源と、前記入力信号に対応したデユーテイ
比で前記第２の可変定電流源をオンオフ制御する
パルス幅変調回路と、前記キヤパシタの前記一端
にその入力端子が接続するサンプルホールド回路
と、このサンプルホールド回路からの出力に対応
して前記第１の可変定電流源の出力電流値を制御
することにより、前記第１の可変定電流源の出力
電流が前記入力信号に対応した前記信号電流の可
変成分となるように構成したことを特徴とする２
線式伝送回路を提供するものである。
以下図面を用いて本発明を詳しく説明する。
第２図は本発明の基本原理を示すための基本回
路図である。第１図と同一の部分には同じ記号を
付して説明を省略する。２線式伝送回路１０にお
いて、１１，１２は２線の伝送線路４が接続する
出力端子、１３はこの出力端子１１にその一端が
接続する第１の可変定電流源、１４はこの第１の
可変定電流源１３の他端にその一端が接続し、そ
の他端が前記出力端子１２に接続する積分用のキ
ヤパシタ、１５はこのキヤパシタ１４と並列に接
続する第２の可変定電流源、１６は入力信号に対
応したデユーテイ比で前記第２の定電流源１５を
オンオフ制御するパルス幅変調回路（以下PWM
回路と呼ぶ）、１７は前記キヤパシタ１４の前記
一端Ａにその入力端子が接続し、前記パルス幅変
調回路１６からの出力の１周期の整数倍の一定周
期Ｔ毎に前記Ａ点の電位をサンプルホールドする
サンプルホールド回路（以下Ｓ／Ｈ回路と呼ぶ）、
１８はこのサンプルホールド回路１７からの出力
に応じて前記第１の定電流源１３の出力電流値を
制御する増幅回路、１９は前記出力端子１１にそ
の一端が接続する（例えば4mAの）定電流回路、
２０はこの定電流回路１９の他端にその一端が接
続し他端が前記出力端子１２に接続する、ツエナ
ーダイオードなどの定電圧素子、である。前記定
電流回路１９と定電圧素子２０との接続点Ｂから
の出力は上記各回路の電源などに用いられる。
路図である。第１図と同一の部分には同じ記号を
付して説明を省略する。２線式伝送回路１０にお
いて、１１，１２は２線の伝送線路４が接続する
出力端子、１３はこの出力端子１１にその一端が
接続する第１の可変定電流源、１４はこの第１の
可変定電流源１３の他端にその一端が接続し、そ
の他端が前記出力端子１２に接続する積分用のキ
ヤパシタ、１５はこのキヤパシタ１４と並列に接
続する第２の可変定電流源、１６は入力信号に対
応したデユーテイ比で前記第２の定電流源１５を
オンオフ制御するパルス幅変調回路（以下PWM
回路と呼ぶ）、１７は前記キヤパシタ１４の前記
一端Ａにその入力端子が接続し、前記パルス幅変
調回路１６からの出力の１周期の整数倍の一定周
期Ｔ毎に前記Ａ点の電位をサンプルホールドする
サンプルホールド回路（以下Ｓ／Ｈ回路と呼ぶ）、
１８はこのサンプルホールド回路１７からの出力
に応じて前記第１の定電流源１３の出力電流値を
制御する増幅回路、１９は前記出力端子１１にそ
の一端が接続する（例えば4mAの）定電流回路、
２０はこの定電流回路１９の他端にその一端が接
続し他端が前記出力端子１２に接続する、ツエナ
ーダイオードなどの定電圧素子、である。前記定
電流回路１９と定電圧素子２０との接続点Ｂから
の出力は上記各回路の電源などに用いられる。
このような構成の２線式伝送回路の動作を次に
説明する。入力信号が加えられると、PWM回路
１６からこの入力信号に比例するデユーテイ比の
パルス幅出力が可変定電流源１５に加えられ、可
変定電流源１５はこれに対応したパルス幅出力電
流を発生する。この結果、入力信号に比例した平
均電流isと可変定電流源１３の設定電流ipとの差
電流が点Ａを介してキヤパシタ１４から吸い出さ
れる。PWM周期の整数倍である一定周期Ｔの間
に生じる点Ａの電位の変化ΔVは、キヤパシタ１
４の値をC1とすると、 ΔV＝Ｔ（is−ip）／C1 ……(1) で表わされる。点Ａの電位をサンプリング間隔Ｔ
でＳ／Ｈ回路でホールドし、ΔVに対応する増幅
回路１８の出力で可変定電流源１３を制御する。
増幅回路１８がゲインＫを有する場合には、電流
ipの調整電流分Δipは、 Δip＝ΔV・Ｋ ＝KT／C1（is−ip） ……(2) となる。(2)式よりKT／C1＝１と選んであれば、
次の周期ではis＝ipとなつて平衡する。こうして
平衡に達した定電流値ipは入力信号に比例してお
り、２線伝送路４を流れる出力電流の可変成分と
なる。入力信号が変化しない間は、全くリツプル
を含まない一定電流を流し続ける。
説明する。入力信号が加えられると、PWM回路
１６からこの入力信号に比例するデユーテイ比の
パルス幅出力が可変定電流源１５に加えられ、可
変定電流源１５はこれに対応したパルス幅出力電
流を発生する。この結果、入力信号に比例した平
均電流isと可変定電流源１３の設定電流ipとの差
電流が点Ａを介してキヤパシタ１４から吸い出さ
れる。PWM周期の整数倍である一定周期Ｔの間
に生じる点Ａの電位の変化ΔVは、キヤパシタ１
４の値をC1とすると、 ΔV＝Ｔ（is−ip）／C1 ……(1) で表わされる。点Ａの電位をサンプリング間隔Ｔ
でＳ／Ｈ回路でホールドし、ΔVに対応する増幅
回路１８の出力で可変定電流源１３を制御する。
増幅回路１８がゲインＫを有する場合には、電流
ipの調整電流分Δipは、 Δip＝ΔV・Ｋ ＝KT／C1（is−ip） ……(2) となる。(2)式よりKT／C1＝１と選んであれば、
次の周期ではis＝ipとなつて平衡する。こうして
平衡に達した定電流値ipは入力信号に比例してお
り、２線伝送路４を流れる出力電流の可変成分と
なる。入力信号が変化しない間は、全くリツプル
を含まない一定電流を流し続ける。
第３図は本発明に係る２線式伝送回路の一実施
例を示す回路構成図で、第２図の回路図を更に具
体化したものである。第２図と同一の部分には同
じ記号を付してある。PWM回路１６からの差動
出力（位相が互いに逆の２出力）がトランジスタ
１５２と１５３からなるカレントスイツチに加え
られて、定電流回路１５１からの定電流を交互に
オンオフする。このPWM電流i1はトランジスタ
１５４と１５５からなるカレントミラー回路によ
つてｎ倍の電流i2＝ni1に増幅される。この電流i2
の平均値isと可変定電流回路１３から出力される
定電流ipとの差is−ipが積分用のキヤパシタ１４か
ら吸い出される。このキヤパシタ１４の一端Ｄの
電位はキヤパシタ１７１とFETスイツチ１７２
で構成されるサンプルホールド回路１７にてサン
プルホールドされる。すなわち、回路３０は
PWM回路１６からのパルス幅出力の周期の整数
倍の一定周期Ｔごとにサンプリング信号を発生し
てFETスイツチ１７２をオンとし、点Ｄと点Ｂ
の差電圧Vdをキヤパシタ１７１にホールドさせ
る。この差電圧VdはFET１３２のゲートソース
間に加えられ、定電流源１３１からトランジスタ
１３３のベース端子に流れ込む電流を制御する。
この結果抵抗R1には差電圧Vdに対応した電流ipが
流れる。電流ipとisとが等しくなつたところで平
衡状態に達する点は第２図の場合と同様である。
この回路方式では、キヤパシタ１４の絶対値は出
力精度には影響せず、応答特性にのみ関係する。
したがつてキヤパシタ１４の温度係数による悪影
響は殆んどない。
例を示す回路構成図で、第２図の回路図を更に具
体化したものである。第２図と同一の部分には同
じ記号を付してある。PWM回路１６からの差動
出力（位相が互いに逆の２出力）がトランジスタ
１５２と１５３からなるカレントスイツチに加え
られて、定電流回路１５１からの定電流を交互に
オンオフする。このPWM電流i1はトランジスタ
１５４と１５５からなるカレントミラー回路によ
つてｎ倍の電流i2＝ni1に増幅される。この電流i2
の平均値isと可変定電流回路１３から出力される
定電流ipとの差is−ipが積分用のキヤパシタ１４か
ら吸い出される。このキヤパシタ１４の一端Ｄの
電位はキヤパシタ１７１とFETスイツチ１７２
で構成されるサンプルホールド回路１７にてサン
プルホールドされる。すなわち、回路３０は
PWM回路１６からのパルス幅出力の周期の整数
倍の一定周期Ｔごとにサンプリング信号を発生し
てFETスイツチ１７２をオンとし、点Ｄと点Ｂ
の差電圧Vdをキヤパシタ１７１にホールドさせ
る。この差電圧VdはFET１３２のゲートソース
間に加えられ、定電流源１３１からトランジスタ
１３３のベース端子に流れ込む電流を制御する。
この結果抵抗R1には差電圧Vdに対応した電流ipが
流れる。電流ipとisとが等しくなつたところで平
衡状態に達する点は第２図の場合と同様である。
この回路方式では、キヤパシタ１４の絶対値は出
力精度には影響せず、応答特性にのみ関係する。
したがつてキヤパシタ１４の温度係数による悪影
響は殆んどない。
上記のような構成の回路はまた、マイクロプロ
セツサからのコード出力が容易にPWM出力に変
換できることから、マイクロプロセツサを組み込
んで、信号処理能力をもたせた２線式伝送回路を
容易に構成できる。
セツサからのコード出力が容易にPWM出力に変
換できることから、マイクロプロセツサを組み込
んで、信号処理能力をもたせた２線式伝送回路を
容易に構成できる。
以上述べたように本発明によれば、PWM方式
を用いても出力リツプルがなく、応答特性のよい
２線式伝送回路を実現することができる。
を用いても出力リツプルがなく、応答特性のよい
２線式伝送回路を実現することができる。
第１図は従来の２線式伝送回路方式の一例を示
す原理回路図、第２図は本発明に係る２線式伝送
回路の基本原理を示すための基本回路図、第３図
は本発明に係る２線式伝送回路の一実施例を示す
回路構成図である。 ４……伝送線路、１０……２線式伝送回路、１
１，１２……出力端子、１３……第１の可変定電
流源、１４……キヤパシタ、１５……第２の可変
電流源、１６……パルス幅変調回路、１７……サ
ンプルホールド回路。
す原理回路図、第２図は本発明に係る２線式伝送
回路の基本原理を示すための基本回路図、第３図
は本発明に係る２線式伝送回路の一実施例を示す
回路構成図である。 ４……伝送線路、１０……２線式伝送回路、１
１，１２……出力端子、１３……第１の可変定電
流源、１４……キヤパシタ、１５……第２の可変
電流源、１６……パルス幅変調回路、１７……サ
ンプルホールド回路。
Claims (1)
- １ ２本の伝送線路を介して電源を供給されると
ともに入力信号に対応した信号電流を出力する２
線式伝送回路において、前記伝送線路が接続する
出力端子と、前記出力端子の一方にその一端が接
続する第１の可変定電流源と、この第１の可変定
電流源の他端にその一端が接続し、その他端が前
記出力端子の他方に接続するキヤパシタと、この
キヤパシタと並列に接続する第２の可変定電流源
と、前記入力信号に対応したデユーテイ比で前記
第２の可変定電流源をオンオフ制御するパルス幅
変調回路と、前記キヤパシタの前記一端にその入
力端子が接続するサンプルホールド回路とを有
し、このサンプルホールド回路からの出力に対応
して前記第１の可変定電流源の出力電流値を制御
することにより、前記第１の可変定電流源の出力
電流が前記入力信号に対応した前記信号電流の可
変成分となるように構成したことを特徴とする２
線式伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21006683A JPS60103500A (ja) | 1983-11-09 | 1983-11-09 | ２線式伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21006683A JPS60103500A (ja) | 1983-11-09 | 1983-11-09 | ２線式伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103500A JPS60103500A (ja) | 1985-06-07 |
| JPH0363793B2 true JPH0363793B2 (ja) | 1991-10-02 |
Family
ID=16583252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21006683A Granted JPS60103500A (ja) | 1983-11-09 | 1983-11-09 | ２線式伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60103500A (ja) |
-
1983
- 1983-11-09 JP JP21006683A patent/JPS60103500A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60103500A (ja) | 1985-06-07 |
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