JPH0362519A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0362519A JPH0362519A JP19760389A JP19760389A JPH0362519A JP H0362519 A JPH0362519 A JP H0362519A JP 19760389 A JP19760389 A JP 19760389A JP 19760389 A JP19760389 A JP 19760389A JP H0362519 A JPH0362519 A JP H0362519A
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- Japan
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- etching
- substrate
- film
- groove
- etching process
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Links
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- 239000004065 semiconductor Substances 0.000 title claims description 10
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- 238000000034 method Methods 0.000 claims abstract description 16
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にトレンチ等
のアスベク比が少なくとも１の溝の形成方法に関する。
のアスベク比が少なくとも１の溝の形成方法に関する。
従来、トレンチ等の深い溝は、第３図（ａ）に示すよう
にレジスト膜３０２でマスクを形成し、次に第３図（ｂ
）に示すように、Ｓｔ基板３０１の異方性エツチングを
行い、その後第３図（Ｃ）に示すように、マスクとして
用いたレジスト膜を除去してアスペクト比の高い満３０
４を形成していた。
にレジスト膜３０２でマスクを形成し、次に第３図（ｂ
）に示すように、Ｓｔ基板３０１の異方性エツチングを
行い、その後第３図（Ｃ）に示すように、マスクとして
用いたレジスト膜を除去してアスペクト比の高い満３０
４を形成していた。
上述した従来のトレンチ等の深い溝の形成方法では、（
ａ＞半導体基板の異方性エツチング時にマスクとして用
いているレジスト膜もある程度エツチングされ、レジス
トパターン寸法が変化する、（ｂ）異方性エツチング中
に半導体基板側面も若干エツチングされ、いわゆるサイ
ドエッチが起こるという現象が発生する。それ故、従来
のトレンチ等の深い溝の形成では、設計寸法通りにはな
らず、幅の広い溝が形成されてしまう。例えば、幅１μ
ｍ、深さ４μｍの溝を設けようとする場合、０．４〜０
．８μｍ前後狙いがらはずれて幅が広くなってしまう、
この設計寸法からのずれはロフト間だけでなくウェーハ
内でもばらつくので半導体装置を制御性よく製造する上
で重大な障害となる。
ａ＞半導体基板の異方性エツチング時にマスクとして用
いているレジスト膜もある程度エツチングされ、レジス
トパターン寸法が変化する、（ｂ）異方性エツチング中
に半導体基板側面も若干エツチングされ、いわゆるサイ
ドエッチが起こるという現象が発生する。それ故、従来
のトレンチ等の深い溝の形成では、設計寸法通りにはな
らず、幅の広い溝が形成されてしまう。例えば、幅１μ
ｍ、深さ４μｍの溝を設けようとする場合、０．４〜０
．８μｍ前後狙いがらはずれて幅が広くなってしまう、
この設計寸法からのずれはロフト間だけでなくウェーハ
内でもばらつくので半導体装置を制御性よく製造する上
で重大な障害となる。
本発明は、半導体基板の表面から内部へ向けてエツチン
グすることによりアスペクト比が少なくともｌの溝を形
成する工程を含む半導体装置の製造方法において、前記
溝形成工程は、第１のエツチング工程と、前記第１のエ
ツチング工程で生じるサイドエッチ量に見合う厚さの被
膜を堆積する工程と、第２のエツチング工程とを含むと
いうものである。
グすることによりアスペクト比が少なくともｌの溝を形
成する工程を含む半導体装置の製造方法において、前記
溝形成工程は、第１のエツチング工程と、前記第１のエ
ツチング工程で生じるサイドエッチ量に見合う厚さの被
膜を堆積する工程と、第２のエツチング工程とを含むと
いうものである。
次に、本発明について図面を参照して説明する。第１図
（ａ）〜（ｇ）は本発明の実施例１について製造工程順
に示した断面図である。
（ａ）〜（ｇ）は本発明の実施例１について製造工程順
に示した断面図である。
まず第１図（ａ）に示すように、Ｓｉ基板１０１のエツ
チングの際のマスクとして用いるレジスト膜１０２をパ
ターニングする。
チングの際のマスクとして用いるレジスト膜１０２をパ
ターニングする。
次に第１図（ｂ）に示すように、レジスト膜１０２をマ
スクにＳｉ基板１０１をおおむねアスペクト比（深さと
幅の比〉が工程度になるまで第１の異方性エツチング（
ＣＦ４ ＋ ＣＣｊ？ ２による反応性イオンエツチン
グ）を行う。このとき若干の例えば０．１μｍのサイド
エッチ１０３が発生する。
スクにＳｉ基板１０１をおおむねアスペクト比（深さと
幅の比〉が工程度になるまで第１の異方性エツチング（
ＣＦ４ ＋ ＣＣｊ？ ２による反応性イオンエツチン
グ）を行う。このとき若干の例えば０．１μｍのサイド
エッチ１０３が発生する。
次に第１図（ｃ）に示すように、Ｓｉ基板１０１とほぼ
同じエツチング特性を持つポリシリコン膜１０５をプラ
ズマＣＶＤや光ＣＶＤ等の低温プロセスで堆積する。こ
こでポリシリコン膜１０５の膜厚はおおむね第１図（ｂ
）に述べたサイドエッチ量と同じにする。
同じエツチング特性を持つポリシリコン膜１０５をプラ
ズマＣＶＤや光ＣＶＤ等の低温プロセスで堆積する。こ
こでポリシリコン膜１０５の膜厚はおおむね第１図（ｂ
）に述べたサイドエッチ量と同じにする。
次に第１図（ｄ）に示すように、Ｓｉ基板１の第２の異
方性エツチング（ＣＦ４＋ ＣＣＩ ２による反応性イ
オンエツチング）を行なう。エツチング量は前述の第１
の異方性エツチングとほぼ同じにする。第２の異方性エ
ツチングで生じるサイドエッチ量がポリシリコン膜１０
５の膜厚とほぼ同じになり、溝の幅が第１の異方性エツ
チング後の値と殆んど変化しないようにするためである
。
方性エツチング（ＣＦ４＋ ＣＣＩ ２による反応性イ
オンエツチング）を行なう。エツチング量は前述の第１
の異方性エツチングとほぼ同じにする。第２の異方性エ
ツチングで生じるサイドエッチ量がポリシリコン膜１０
５の膜厚とほぼ同じになり、溝の幅が第１の異方性エツ
チング後の値と殆んど変化しないようにするためである
。
次に第１図（ｅ）に示すように、第１図（ｃ）を用いて
説明したのと同様にポリシリコン膜１０６を堆積する。
説明したのと同様にポリシリコン膜１０６を堆積する。
ここでポリシリコン膜１０６の膜厚は、ポリシリコン膜
１０５とほぼ同じにする。
１０５とほぼ同じにする。
次に第１図（ｆ）に示すように、第１図（ｄ）を用いて
説明したのと同様に第３の異方性エツチング（ＣＦ４＋
ＣＣＪ？２による反応性イオンエツチング）を実施する
。エツチング量は第１及び第２の異方性エツチングとほ
ぼ同程度にする。
説明したのと同様に第３の異方性エツチング（ＣＦ４＋
ＣＣＪ？２による反応性イオンエツチング）を実施する
。エツチング量は第１及び第２の異方性エツチングとほ
ぼ同程度にする。
次に第１図（ｇ）に示すように、エツチングマスクとし
て用いていたレジスト膜１０２を除去し、溝１０４の形
成を完了する。
て用いていたレジスト膜１０２を除去し、溝１０４の形
成を完了する。
このように、異方性エツチングを３回に分けて行ない、
その間にポリシリコン膜の堆積を行うことにより、エツ
チングによる溝寸法の横方向への広がりを従来例の１／
３程度に抑えることができる。異方性エツチングと膜堆
積の回数を大きくすればそれだけ横方向への広がりは小
さくできることは当然である。
その間にポリシリコン膜の堆積を行うことにより、エツ
チングによる溝寸法の横方向への広がりを従来例の１／
３程度に抑えることができる。異方性エツチングと膜堆
積の回数を大きくすればそれだけ横方向への広がりは小
さくできることは当然である。
第２図（ａ）〜（ｆＬは本発明の実施例２について製造
工程順に示した断面図である。
工程順に示した断面図である。
実施例１ではＳｉ基板１０１の２回の異方性エツチング
の間にＳｉ基板とほぼ同等のエツチング特性もつポリシ
リコン膜を堆積しくそのようなエツチング方法を用い）
たが、本実施例ではＳｉ基板２０１とはＳｉ基板の異方
性エツチング時（ｃＦ４＋ＣＣ１！２による反応性イオ
ンエツチング時）エツチング特性が大きく異なる窒化シ
リコン膜２０５を堆積する。エツチング特性が大きく異
なることがら、第２図（ｄ）に示すように、窒化シリコ
ン膜２０５の異方性エツチング（ＣＦ４＋ＣＣｅ２によ
る反応性イオンエツチング）を実施し、レジスト膜２０
２側面及び溝部のＳｉ基板２０１側面にのみシリコン窒
化膜を残す。更に第２図（ｅ）に示すように、Ｓｉ基板
の異方性エッチを行って溝を深くしたのち、第２図（ｆ
）に示すように窒化シリコン膜２０５を除去する工程が
必要となる。この実施例では、Ｓｉ基板のサイドエッチ
及びレジストの側面のエツチングを防ぐ窒化シリコン膜
２０５がＳｉ基板２０１の異方性エツチング時にほとん
どエツチングされない為、実施例１に比べ、より確実に
サイドエッチを防ぐことが出来る。
の間にＳｉ基板とほぼ同等のエツチング特性もつポリシ
リコン膜を堆積しくそのようなエツチング方法を用い）
たが、本実施例ではＳｉ基板２０１とはＳｉ基板の異方
性エツチング時（ｃＦ４＋ＣＣ１！２による反応性イオ
ンエツチング時）エツチング特性が大きく異なる窒化シ
リコン膜２０５を堆積する。エツチング特性が大きく異
なることがら、第２図（ｄ）に示すように、窒化シリコ
ン膜２０５の異方性エツチング（ＣＦ４＋ＣＣｅ２によ
る反応性イオンエツチング）を実施し、レジスト膜２０
２側面及び溝部のＳｉ基板２０１側面にのみシリコン窒
化膜を残す。更に第２図（ｅ）に示すように、Ｓｉ基板
の異方性エッチを行って溝を深くしたのち、第２図（ｆ
）に示すように窒化シリコン膜２０５を除去する工程が
必要となる。この実施例では、Ｓｉ基板のサイドエッチ
及びレジストの側面のエツチングを防ぐ窒化シリコン膜
２０５がＳｉ基板２０１の異方性エツチング時にほとん
どエツチングされない為、実施例１に比べ、より確実に
サイドエッチを防ぐことが出来る。
以上説明したように本発明は、基板の異方性エツチング
を複数回に分け、しかも、各異方性エツチングの間に、
１回の基板の異方性エツチング時に発生するサイドエッ
チ量に膜厚がほぼ同等な薄膜を堆積する工程を追加する
ことにより、基板の異方性エツチングで発生するサイド
エッチを抑制すること、及び、エツチングマスクに用い
ているレジストの側壁が基板の異方性エツチング時にエ
ツチングされることをレジストの側面に堆積されている
前述の薄膜によって防ぐことによりレジストパターン寸
法の変動を抑制することが出来る効果がある。又、同時
に溝の断面形状も開口部はど広くすることが出来、後工
程の溝部への埋設を容易にすることが出来る効果もある
。
を複数回に分け、しかも、各異方性エツチングの間に、
１回の基板の異方性エツチング時に発生するサイドエッ
チ量に膜厚がほぼ同等な薄膜を堆積する工程を追加する
ことにより、基板の異方性エツチングで発生するサイド
エッチを抑制すること、及び、エツチングマスクに用い
ているレジストの側壁が基板の異方性エツチング時にエ
ツチングされることをレジストの側面に堆積されている
前述の薄膜によって防ぐことによりレジストパターン寸
法の変動を抑制することが出来る効果がある。又、同時
に溝の断面形状も開口部はど広くすることが出来、後工
程の溝部への埋設を容易にすることが出来る効果もある
。
第１図（ａ）〜（ｇ）は本発明の実施例１について製造
工程順に示した断面図、第２図（ａ）〜（ｆ）は本発明
の実施例２について製造工程順に示した断面図、第３図
（ａ）〜（Ｃ）は従来方法について製造工程順に示した
断面図である。 １０１．２０１，３０１・・・Ｓｉ基板、１０２゜２０
２．３０２・・・レジスト膜、１０３，２０３゜３０３
・・・Ｓｉ基板の異方性エツチング時に発生するサイド
エッチ、１０４，２０４，３０４・・・溝、１０５・・
・第１のポリシリコン膜、２０５・・・窒化シリコン膜
、１０６・・・第２のポリシリコン膜。
工程順に示した断面図、第２図（ａ）〜（ｆ）は本発明
の実施例２について製造工程順に示した断面図、第３図
（ａ）〜（Ｃ）は従来方法について製造工程順に示した
断面図である。 １０１．２０１，３０１・・・Ｓｉ基板、１０２゜２０
２．３０２・・・レジスト膜、１０３，２０３゜３０３
・・・Ｓｉ基板の異方性エツチング時に発生するサイド
エッチ、１０４，２０４，３０４・・・溝、１０５・・
・第１のポリシリコン膜、２０５・・・窒化シリコン膜
、１０６・・・第２のポリシリコン膜。
Claims (1)
- 半導体基板の表面から内部へ向けてエッチングすること
によりアスペクト比が少なくとも１の溝を形成する工程
を含む半導体装置の製造方法において、前記溝形成工程
は、第１のエッチング工程と、前記第１のエッチング工
程で生じるサイドエッチ量に見合う厚さの被膜を堆積す
る工程と、第２のエッチング工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19760389A JPH0362519A (ja) | 1989-07-28 | 1989-07-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19760389A JPH0362519A (ja) | 1989-07-28 | 1989-07-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0362519A true JPH0362519A (ja) | 1991-03-18 |
Family
ID=16377219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19760389A Pending JPH0362519A (ja) | 1989-07-28 | 1989-07-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0362519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019239991A1 (ja) * | 2018-06-15 | 2019-12-19 | 東京エレクトロン株式会社 | エッチング方法及びプラズマ処理装置 |
-
1989
- 1989-07-28 JP JP19760389A patent/JPH0362519A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019239991A1 (ja) * | 2018-06-15 | 2019-12-19 | 東京エレクトロン株式会社 | エッチング方法及びプラズマ処理装置 |
| JP2019220508A (ja) * | 2018-06-15 | 2019-12-26 | 東京エレクトロン株式会社 | エッチング方法及びプラズマ処理装置 |
| KR20210019398A (ko) * | 2018-06-15 | 2021-02-22 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 및 플라즈마 처리 장치 |
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