JPH0353342A - テストモード設定回路 - Google Patents
テストモード設定回路Info
- Publication number
- JPH0353342A JPH0353342A JP1189408A JP18940889A JPH0353342A JP H0353342 A JPH0353342 A JP H0353342A JP 1189408 A JP1189408 A JP 1189408A JP 18940889 A JP18940889 A JP 18940889A JP H0353342 A JPH0353342 A JP H0353342A
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- Japan
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- counter
- signal
- level
- reset
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- 230000007704 transition Effects 0.000 abstract description 2
- 230000003287 optical effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、テストモー
〔従来の技術〕
ド設定回路に関する。
従来、複数のテストモードを必要とする論理集積回路に
おいてテストモードを設定する場合、テストモードを規
定する１つ以上の入力端子を設け、その入力端子の信号
論理の組合せで、テストモードを規定していた。
おいてテストモードを設定する場合、テストモードを規
定する１つ以上の入力端子を設け、その入力端子の信号
論理の組合せで、テストモードを規定していた。
第５図を用いて、従来技術を説明する。
第５図において、９及び１０はテストモードを規定する
入力端子ＢとＣ、１１はＬレベルを印加することにより
デバイスをリセットするリセット入力端子ＲＥＳＥＴ、
１２はデバイスを通常動作からテスト動作にセットする
入力端子Ａ、１３は入力信号１２の立ち上がりで入力信
号９のデータをラッチ出力し、リセット信号１１のＨレ
ベルでリセット（Ｌレベル出力となる）するＤフリップ
フロップ回路、１４は入力信号１２の立ち上がりで入力
信号１０のデータをラッチ出力し、リセット信号１ｌの
Ｈレベルでリセッ｝ （Ｌレベル出力となる）するＤフ
リップフロップ回路、１５はＤフリップフロップ回路１
３及び１４の出力信号をデコードしデバイス動作状態を
示すテストモード信号（１）， （２）， （３）及び
通常動作モード信号の４つの出力信号を形或するデコー
ド回路である。
入力端子ＢとＣ、１１はＬレベルを印加することにより
デバイスをリセットするリセット入力端子ＲＥＳＥＴ、
１２はデバイスを通常動作からテスト動作にセットする
入力端子Ａ、１３は入力信号１２の立ち上がりで入力信
号９のデータをラッチ出力し、リセット信号１１のＨレ
ベルでリセット（Ｌレベル出力となる）するＤフリップ
フロップ回路、１４は入力信号１２の立ち上がりで入力
信号１０のデータをラッチ出力し、リセット信号１ｌの
Ｈレベルでリセッ｝ （Ｌレベル出力となる）するＤフ
リップフロップ回路、１５はＤフリップフロップ回路１
３及び１４の出力信号をデコードしデバイス動作状態を
示すテストモード信号（１）， （２）， （３）及び
通常動作モード信号の４つの出力信号を形或するデコー
ド回路である。
本テスト回路の動作を第６図のタイムチャートに示す。
本回路でテストモード（２）の状態にする場合は、第６
図に示すようにリセット入力端子１ｌにＬレベルを印加
しデバイスをリセット状態にして、入力端子９にＬレベ
ル、入力端子１０にＨレベルを印加し、入力信号１２を
ＬレベルからＨレベルに立ち上げデコード回路１５のテ
ストモード信号（２）をＨレベルとする。また、通常動
作に復帰させる場合は、リセット入力端子１１にＨレベ
ルを印加し、Ｄフリップフロップ回路１３及びｌ４をリ
セットしてデコード回路１５の通常動作モード信号をＨ
レベルとする。
図に示すようにリセット入力端子１ｌにＬレベルを印加
しデバイスをリセット状態にして、入力端子９にＬレベ
ル、入力端子１０にＨレベルを印加し、入力信号１２を
ＬレベルからＨレベルに立ち上げデコード回路１５のテ
ストモード信号（２）をＨレベルとする。また、通常動
作に復帰させる場合は、リセット入力端子１１にＨレベ
ルを印加し、Ｄフリップフロップ回路１３及びｌ４をリ
セットしてデコード回路１５の通常動作モード信号をＨ
レベルとする。
前記した従来技術によるテストモード設定回路では、設
定すべきテストモードが多数ある場合、テストモードを
規定する入力端子を増やすこととなりテスト動作に移行
するときの制御が複雑になる。また、設定できるテスト
モードの状態数は、入力端子の数により制限されること
になる。
定すべきテストモードが多数ある場合、テストモードを
規定する入力端子を増やすこととなりテスト動作に移行
するときの制御が複雑になる。また、設定できるテスト
モードの状態数は、入力端子の数により制限されること
になる。
本発明のテストモード設定回路は、論理集積回路を通常
動作からテスト動作にセットする入力信号によりカウン
ト動作するカウンタ回路と、前記カウンタ回路の出力を
デコードし所定のテストモード信号及び通常動作モード
信号を出力するデコード回路を有する。
動作からテスト動作にセットする入力信号によりカウン
ト動作するカウンタ回路と、前記カウンタ回路の出力を
デコードし所定のテストモード信号及び通常動作モード
信号を出力するデコード回路を有する。
本発明の実施例を図面を用いて説明する。
第１図は本発明の第１の実施例による回路図を示したも
のである。
のである。
１は、デバイスを通常動作からテストモードに切り換え
る入力端子Ａ，２はＬレベルを印加することによりデバ
イスをリセットする入力端子ＲＥＳＥＴ、３は前記入力
信号１の立ち上がり信号でインクリメントし、前記リセ
ット信号２のＨレベルでリセットする２ビット出力の４
進カウンタ、４は前記カウンタ３の出力をデコードして
デバイスの動作状態を示すテストモード（１）， （２
）， （３）及び通常動作モードの４つの出力信号を生
或するデコーダ回路である。
る入力端子Ａ，２はＬレベルを印加することによりデバ
イスをリセットする入力端子ＲＥＳＥＴ、３は前記入力
信号１の立ち上がり信号でインクリメントし、前記リセ
ット信号２のＨレベルでリセットする２ビット出力の４
進カウンタ、４は前記カウンタ３の出力をデコードして
デバイスの動作状態を示すテストモード（１）， （２
）， （３）及び通常動作モードの４つの出力信号を生
或するデコーダ回路である。
第２図は、第１図に示した回路の動作を示すタイムチャ
ートである。
ートである。
本回路でテストモード（２）の状態にする場合は、第２
図に示すようにリセット入力端子２にＬレベルを印加し
デバイスをリセット状態にして、入力信号１の信号レベ
ルをＬ−Ｈ−Ｌ−Ｈと印加し、カウンタ３を２回インク
リメントさせデコード回路４のテストモード信号（２）
をＨレベルとする。また、通常動作に復帰させる場合は
、リセット入力端子２にＨレベルを印加し、カウンタ３
をリセットしてデコード回路４の通常動作モード信号を
Ｈレベルとする。
図に示すようにリセット入力端子２にＬレベルを印加し
デバイスをリセット状態にして、入力信号１の信号レベ
ルをＬ−Ｈ−Ｌ−Ｈと印加し、カウンタ３を２回インク
リメントさせデコード回路４のテストモード信号（２）
をＨレベルとする。また、通常動作に復帰させる場合は
、リセット入力端子２にＨレベルを印加し、カウンタ３
をリセットしてデコード回路４の通常動作モード信号を
Ｈレベルとする。
第３図は本発明の第２の実施例の回路図である。
本実施例はマイコン周辺に用いられるｖ丁（チップセレ
クト）、■（リード）、■（ライト）のバス制御入力端
子を持つデバイスのテスト回路に本発明を用いた例であ
る。
クト）、■（リード）、■（ライト）のバス制御入力端
子を持つデバイスのテスト回路に本発明を用いた例であ
る。
５は入力端子ＣＳ，ＩＲＤ，ＷＲの３つ入力論理が通常
の使用において禁止されるＣＳ＝ＲＤ＝■＝０の時、Ｈ
レベルを出力する３人力ＮＯＲ回路の出力信号、６はＬ
レベルを印加することによりデバイスをリセットするリ
セット入力端子、７は前記ＮＯＲ回路の出力信号５の立
ち上がり信号でインクリメントし、前記リセット信号６
のＨレベルでリセットする２ビット出力の４進カウンタ
、８は前記カウンタ７の出力をデコードしてデバイスの
動作状態を示すテストモード（１）， （２）， （３
）及び通常動作モードの４つの出力信号を生戊するデコ
ーダ回路である。
の使用において禁止されるＣＳ＝ＲＤ＝■＝０の時、Ｈ
レベルを出力する３人力ＮＯＲ回路の出力信号、６はＬ
レベルを印加することによりデバイスをリセットするリ
セット入力端子、７は前記ＮＯＲ回路の出力信号５の立
ち上がり信号でインクリメントし、前記リセット信号６
のＨレベルでリセットする２ビット出力の４進カウンタ
、８は前記カウンタ７の出力をデコードしてデバイスの
動作状態を示すテストモード（１）， （２）， （３
）及び通常動作モードの４つの出力信号を生戊するデコ
ーダ回路である。
第４図は第３図に示した回路の動作を示すタイムチャー
トである。
トである。
本回路でテストモード（２）の状態にする場合は、リセ
ット入力端子６にＬレベルを印加しデバイスをリセット
状態にして、ｖ丁，πＤ，ＷＲの入力端子に信号を印加
し、３人力ＮＯＲ回路の出力信号レベルをＬ→Ｈ−Ｌ→
Ｈとなるように制御しカウンタ７を２回インクリメント
させデコード回路８のテストモード信号（２）をＨレベ
ルとする。また、通常動作に復帰させる場合は、リセッ
ト入力端子６にＨレベルを印加し、カウンタ７をリセッ
トしてデコード回路８０通常動作モード信号をＨレベル
とする。
ット入力端子６にＬレベルを印加しデバイスをリセット
状態にして、ｖ丁，πＤ，ＷＲの入力端子に信号を印加
し、３人力ＮＯＲ回路の出力信号レベルをＬ→Ｈ−Ｌ→
Ｈとなるように制御しカウンタ７を２回インクリメント
させデコード回路８のテストモード信号（２）をＨレベ
ルとする。また、通常動作に復帰させる場合は、リセッ
ト入力端子６にＨレベルを印加し、カウンタ７をリセッ
トしてデコード回路８０通常動作モード信号をＨレベル
とする。
本発明のテストモード設定回路では、カウンタをインク
リメントする１つの入力手段を制御し、カウンタの状態
遷移により所望のテストモードを設定するため、モード
切り替えの制御が容易で、またテストモードを規定する
ための入力端子が不要となりテストモードの状態数は、
入力端子数に制限されずカウンタの構戊に応じ任意のモ
ード数を設定できる効果がある。
リメントする１つの入力手段を制御し、カウンタの状態
遷移により所望のテストモードを設定するため、モード
切り替えの制御が容易で、またテストモードを規定する
ための入力端子が不要となりテストモードの状態数は、
入力端子数に制限されずカウンタの構戊に応じ任意のモ
ード数を設定できる効果がある。
第１図は本発明の第ｌの実施例の回路図、第２図は第１
図の回路の動作を説明するための各部信号のタイミング
チャート、第３図は本発明の第２の実施例の回路図、第
４図は第３図の回路の動作を説明するための各部信号の
タイミングチャート、第５図は従来のテストモード設定
回路の一例の回路図、第６図は第５図の動作を説明する
ための各部信号のタイミング図である。 １・・・・・・テストモードをセットする入力端子、２
・・・・・・リセット入力端子ＲＥＳＥＴ、３・・・・
・・４進カウンタ、４・・・・・・デコーダ回路、５・
・・・・・３人力ＮＯＲ回路の出力信号、６・・・・・
・リセット入力端子ＲＥＳＥＴ，７・・・・・・４進カ
ウンタ、８・・・・・・デコーダ回路、９，ＩＯ・・・
・・・テストモードを規定する入力端子Ｂ，Ｃ、１１・
・・・・・リセット入力端子ＲＥＳＥＴ，１２・・・・
・・テストモードをセットする入力端子Ａ、１３．１４
・・・・・・Ｄフリップフロップ回路、１５・・・・・
・デフード回路。
図の回路の動作を説明するための各部信号のタイミング
チャート、第３図は本発明の第２の実施例の回路図、第
４図は第３図の回路の動作を説明するための各部信号の
タイミングチャート、第５図は従来のテストモード設定
回路の一例の回路図、第６図は第５図の動作を説明する
ための各部信号のタイミング図である。 １・・・・・・テストモードをセットする入力端子、２
・・・・・・リセット入力端子ＲＥＳＥＴ、３・・・・
・・４進カウンタ、４・・・・・・デコーダ回路、５・
・・・・・３人力ＮＯＲ回路の出力信号、６・・・・・
・リセット入力端子ＲＥＳＥＴ，７・・・・・・４進カ
ウンタ、８・・・・・・デコーダ回路、９，ＩＯ・・・
・・・テストモードを規定する入力端子Ｂ，Ｃ、１１・
・・・・・リセット入力端子ＲＥＳＥＴ，１２・・・・
・・テストモードをセットする入力端子Ａ、１３．１４
・・・・・・Ｄフリップフロップ回路、１５・・・・・
・デフード回路。
Claims (1)
- 論理集積回路の通常使用端子と共用した入力信号もしく
は通常使用しない信号を組み合わせた入力信号によりカ
ウント動作するカウンタと、前記カウンタの出力をデコ
ードし所定のテストモードを示す信号を生成するデコー
ダ回路を有し、通常動作時に前記カウンタを前記論理集
積回路のリセット端子の信号でリセットして通常動作モ
ードを示す信号を生成することを特徴とするテストモー
ド設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189408A JP2655435B2 (ja) | 1989-07-21 | 1989-07-21 | テストモード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189408A JP2655435B2 (ja) | 1989-07-21 | 1989-07-21 | テストモード設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353342A true JPH0353342A (ja) | 1991-03-07 |
| JP2655435B2 JP2655435B2 (ja) | 1997-09-17 |
Family
ID=16240774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189408A Expired - Lifetime JP2655435B2 (ja) | 1989-07-21 | 1989-07-21 | テストモード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655435B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08272639A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | マイクロコンピュータのテスト回路およびテスト方法 |
| US5708802A (en) * | 1995-11-29 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63118954A (ja) * | 1986-11-07 | 1988-05-23 | Matsushita Electric Ind Co Ltd | 動作モ−ド設定装置 |
| JPS63250743A (ja) * | 1987-04-07 | 1988-10-18 | Fujitsu Ltd | テストモ−ド設定方式 |
-
1989
- 1989-07-21 JP JP1189408A patent/JP2655435B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63118954A (ja) * | 1986-11-07 | 1988-05-23 | Matsushita Electric Ind Co Ltd | 動作モ−ド設定装置 |
| JPS63250743A (ja) * | 1987-04-07 | 1988-10-18 | Fujitsu Ltd | テストモ−ド設定方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08272639A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | マイクロコンピュータのテスト回路およびテスト方法 |
| US5708802A (en) * | 1995-11-29 | 1998-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2655435B2 (ja) | 1997-09-17 |
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