JPH0352302A - モノリシックマイクロ波集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はコプレーナ線路を備えたモノリシツクマイクロ
波集積回路（Ｍ〜ＩＴＣ）に関する。

（ロ）従来の技術 ＭＭ　Ｉ　Ｃの伝送線路としてマイクロストリノ７線路
を用いた構造の場合には、ショットキ接合電界効果トラ
ンジスタ（ＭＥＳＦＥＴ）を製造する工程に加えてＧａ
Ａｓ基板厚みを制御する工程及びパイアホール孔を形或
する工程が必要となり、プロセスが複雑になるという欠
点があった。

一方、コプレーナ線路を用いた構造の場合には、Ｍ　Ｅ
　Ｓ　Ｆ　Ｅ　Ｔを製造する工程のみでよく、マイクロ
波に対して良好な接地が得られ、さらにマイクロ波での
オンウエハ測定も可能である等の種々の利点を有してい
る。この種の技術はＮＴＴ．研究実用化報告第３７巻ｌ
ｌ号（１９８８）Ｐ６６９〜６７６に詳しい。

（ハ）発明が解決しようとする課題 しかしながら、コプレーナ線路を用いた構造は種々の利
点を有しているものの、中心導体と周囲の接地導体で構
戊されたコプレーナ線路の特性（特性インピーダンス、
電気長など）は中心導体の巾、及び中心導体と接地導体
の間隙巾、及びコプレーナ線路の線路長（所望の電気長
を得るに必要な物理長）で決定されてしまい、小型化に
限界があるという問題がある。

本発明は上述の事情に鑑みて為されたものであ）、コプ
レーナ線路の実効誘電率を増加させることにより、コプ
レーナ線路の線路長の短縮を図？、チップ面積の小さい
ＮＩＭＩＣを実現することを目的とする。

（二）課組を解決するための手段 本発明は誘電１本により覆われたコプレーナ線路を備え
て吠ることを特徴とするＮｔＭｒｃである。

（ホ）作用 コプレーナ線路の実効誘電率ε７■１．は、εｖ．ｅｌ
Ｌ　＝　（ε１＋ε！）／２ただし、ε，：基板の比誘
電率 εｔ：誘電体の比誘電率 となる。

一方、コプレーナ線路の電気長は、 電気長ｃｃ　１　／　ｆ７：丁７曹一 の関係をもつ。

従って、コプレーナ線路を１より大きい比誘電率の誘電
体で覆うことによりｔ気長、すなわちコプレーナ線路の
線路長を短縮することができる。

尚、Ｃ，はＧａＡｓ基板とした場合、１２．５であり、
またε，はポリイミドの場合、３．５である。

（へ）実施例 第１図は本発明の実施例のＮ１〜ＩＩＣの上面図であり
、第２図１５至第４図は第１図におけるＩＩ　−　ＩＩ
線断面図である。

（１）は半絶縁性ＧａＡｓ基板であり、この基板（１）
上にＭＥＳＦＥＴ．ＨＥＭＴ等のトランジスタ（２）、
Ｍ　Ｉ　Ｍキャパシタ（３）が形威されている。

また、（４）は接地導体、（５）は中心導体であり、こ
の導体（４）（５）によってコプレーナ線路が構威され
る。コプレーナ線路は例えばＴ　ｉ　／　Ａ　ｕ膜を蒸
着し、このＴ　ｉ　／　Ａ　ｕ膜をリフトオフ法により
パターニングし、その後損失を低減する為にＴ　ｉ　／
　Ａ　ｕ膜にＡｕメッキを施し、全体の膜厚を２μｍと
することにより形戊され、この工程によりＭ　Ｉ　Ｍキ
ャパシタ（３）の上部電極等を同時に形戊することがで
きる。

尚、（６）はＲＦ入力部、（７）はＲＦ出力部、（８）
はバイアス印加部、（９）はＡｕより或るブリッジであ
る。

本発明の第】の実施例では、上記Ｍ　Ｍ　Ｉ　Ｃの全面
に第３図に示す如くポリイミド（誘電体）　（１０）を
形戒する。すなわち、接地導体（４）、中心導体（５）
、及び導体（４　）（５　）間に形戊される間隙（１１
）をポリイミド（１０）で覆っている。

ここでは、粘度１　０００〜３０００ＣＰ程度のポリイ
ミド（１０）を膜厚ｌＯμｍ程度スピンコーティングに
より形或し、２００℃、３０分のソフトキュアを行い、
その＠ＲＦ入力部（６）、ＲＦ出力部（７）、及びバイ
アス印加部（８）部分に対応するポリイミド（１０）を
ヒドラジンとエチレンジアミンの混合液を用いて除去し
、最後に３００℃．６０分のキュアを行ないポリイミド
（１０）を完全に硬化させた。

完戊したＭ　Ｍ　Ｉ　Ｃにおいては、ポリイミド（１０
）の比誘電率が３．５であるので、基板として半絶縁性
ＧａＡｓ基板を用いた場合、コプレーナ線路の線路長を
従来に比して約８％短縮することができる。

本発明の第２の実施例では、上記’ｓ＝Ｉ　Ｍ　Ｉ　Ｃ
の全面に第４図に示す如＜　Ｓ　ｉ　ｒＮ１（誘ｉｔ体
）　（１２）を彩戊する。すなわち、接地導体（４）、
中ｒｃ．１）導体（５）、及び導体Ｎ）（５）間に形或
される間隙（１１）をＳｉ　ｒ　Ｎ，（１２）で覆って
いる。

コ．：テ！：．　　Ｓ　ｉ　＋Ｎ＋（１２）をＥＣＲＣ
ＶＤ法を用いて５ｕｍ程度形代し、ＲＦ入力部（６）、
ＲＦ出力部（７）及びバイアス印加部（８）部分に対応
するＳ　ｉ　ｓＮ　ｌ（１２）をＣＦｔ＋Ｏｙガスを用
いたプラズマ工・ｌチングにより除去した。

完戊しｔ二ＭＭＩＣにおいては、Ｓ　ｉ　ＨＮ　＋（１
２）の比誘電率が７．０であるので、基板として半絶縁
性ＧａＡｓ基板を用いた場合、コプレーナ線路の線路長
を従来に比して約２０％短縮することができる。

ことによりコプレーナ線路の線路長をさらに短縮するこ
とができる。

また、誘電体としてＳ　ｉ　Ｏ．　（比誘電率は３〜４
ノを用いることもできる。

さらに、本発明て゛は特性インピーダンスＺＬはＺ　Ｌ
＝　Ｚ　Ｌ．１「ｒ：７］ー ただし、ｌＬｏは ＺＬＯ＝　Ｃηｏ，／．？）　　・ｌｎ　（２Ｊ］フＴ
）Ｗ　：中・ｃ１導体巾 ｄ　：接地導体間隙巾 η。：真空の特性インピーダンス となるので、誘電体を設けない場合と同じｗ，　　ｄ値
を用いても特性インピーダンスＺＬを小さくすることが
できる。

（ト）発明の効果 本発明は以上の説明から明らかなように、ＭＭＩＣに備
えられるコプレーナ線路の線路長の短縮化が可能となる
。

また、コプレーナ線路を誘電体で覆うことにより、電界
が閉じ込められ易くなり、空間に拡牧する電界が近傍の
線路系に影響を及ぼすクロストークを減少することがで
きるのでＭＭＩＣの設計時にクロストークを考慮に入７
１る必要がなくなる。

？ｋって、．’ｖＩＭ　Ｉ　Ｃの小型化を企画し１｝｝
る。

４．図酊の同１ｌな説明 第１図は本発明の実施例のＭＭＩＣの上面図、第２図乃
至ｇ４図は第ｌ図におけるＩＩ　−　ＩＩ線断面図であ
る。

（１）・・・半絶縁性ＧａＡｓ基板、（２）・・・トラ
ンジスタ，（３）・・・キャパシタ、（４）・・・接地
導体、（５）・・・中心導体、（１０）・・・ポリイミ
ド、（１１）・・・間隙、（１２）・・・ＳＩ＋Ｎ４。

Claims (2)

【特許請求の範囲】
1. １．誘電体により覆われたコプレーナ線路を備えて成る
   ことを特徴とするモノリシックマイクロ波集積回路。
2. ２．前記誘電体はポリイミド、シリコン樹脂、Ｓｉ＿３
   Ｎ＿４、ＳｉＯ＿２の何れかである請求項１記載のモノ
   リシックマイクロ波集積回路。