JPH0350226B2 - - Google Patents
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- Publication number
- JPH0350226B2 JPH0350226B2 JP62127764A JP12776487A JPH0350226B2 JP H0350226 B2 JPH0350226 B2 JP H0350226B2 JP 62127764 A JP62127764 A JP 62127764A JP 12776487 A JP12776487 A JP 12776487A JP H0350226 B2 JPH0350226 B2 JP H0350226B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- signal
- test
- tester
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 27
- 230000001960 triggered effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 238000010998 test method Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、論理回路パツケージの試験方式に関
し、更に詳しくは積分回路のような不安定回路を
内蔵した論理回路パツケージの試験方式に関す
る。
し、更に詳しくは積分回路のような不安定回路を
内蔵した論理回路パツケージの試験方式に関す
る。
論理回路の試験を行なう場合、テスター側から
同期信号を加え、ある入力の際における被試験パ
ツケージからの出力信号をテスターで判定するこ
とが行なわれている。一般に論理回路は、論理が
定まる要素で構成されているが、最近は例えば積
分回路のように、出力に不安定状態をもたらすも
のが混在するようになつて来ている。この種の回
路においては、被試験パツケージの出力信号がテ
スターと同期しなくなるため、判定不可能にな
る。
同期信号を加え、ある入力の際における被試験パ
ツケージからの出力信号をテスターで判定するこ
とが行なわれている。一般に論理回路は、論理が
定まる要素で構成されているが、最近は例えば積
分回路のように、出力に不安定状態をもたらすも
のが混在するようになつて来ている。この種の回
路においては、被試験パツケージの出力信号がテ
スターと同期しなくなるため、判定不可能にな
る。
第１図は、積分回路を含んだパツケージの試験
方式と各部における波形を示す図である。イに示
す回路図において、抵抗ＲとコンデンサＣで形成
される積分回路に、テスターからロ図に示すよう
な入力信号が加えられるとコンデンサＣの両端ｂ
波形は、ロ図の波形ｂのように、充放電のくり返
し波形となる。ところが、抵抗Ｒの抵抗値やコン
デンサＣの容量が被試験パツケージごとに一定し
ないので、それぞれの充放電時間が不均一とな
り、コンパレート時における波形ｂも一定しなく
なる。そのため、後読のインバータ２がある値の
スレツシユホールド電圧を持つていることもあつ
て、出力信号ｅは、ロ図の出力信号ｅの波形にお
ける斜線部Ｘのように“０”であるのか、“１”
であるのか、被試験パツケージによつて異なる部
分が発生し、判定不能となる。
方式と各部における波形を示す図である。イに示
す回路図において、抵抗ＲとコンデンサＣで形成
される積分回路に、テスターからロ図に示すよう
な入力信号が加えられるとコンデンサＣの両端ｂ
波形は、ロ図の波形ｂのように、充放電のくり返
し波形となる。ところが、抵抗Ｒの抵抗値やコン
デンサＣの容量が被試験パツケージごとに一定し
ないので、それぞれの充放電時間が不均一とな
り、コンパレート時における波形ｂも一定しなく
なる。そのため、後読のインバータ２がある値の
スレツシユホールド電圧を持つていることもあつ
て、出力信号ｅは、ロ図の出力信号ｅの波形にお
ける斜線部Ｘのように“０”であるのか、“１”
であるのか、被試験パツケージによつて異なる部
分が発生し、判定不能となる。
このように従来の試験方式では、被試験論理パ
ツケージに不安定回路を有していて、その出力が
テスターと非同期で動作するものについては、論
理判定が不可能なため、本発明はこの問題を有効
に解消するものである。
ツケージに不安定回路を有していて、その出力が
テスターと非同期で動作するものについては、論
理判定が不可能なため、本発明はこの問題を有効
に解消するものである。
この技術的課題を解決するために、本発明によ
る技術的手段は、入力信号に対して出力信号が不
安定で、論理判定が不可能になる回路を内蔵した
論理回路パツケージを試験する論理回路パツケー
ジの試験方式において、前記論理回路パツケージ
の入力信号の変化点で単安定マルチバイブレータ
をトリガして、テスターにウエイト信号を出力
し、論理判定不能な期間においては、テスト動作
が中止されるようにした構成を採つている。
る技術的手段は、入力信号に対して出力信号が不
安定で、論理判定が不可能になる回路を内蔵した
論理回路パツケージを試験する論理回路パツケー
ジの試験方式において、前記論理回路パツケージ
の入力信号の変化点で単安定マルチバイブレータ
をトリガして、テスターにウエイト信号を出力
し、論理判定不能な期間においては、テスト動作
が中止されるようにした構成を採つている。
次に本発明による論理回路パツケージの試験方
式が実際上どのように具体化されるかを実施例で
説明する。第１図は積分回路を含むパツケージの
試験回路と各部における波形を示す図である。こ
の場合、ロ図のインバータ出力波形ｅにおける斜
線部Ｘ・X′部のように、立ち上がり、立ち下が
りタイミングが一定しない期間Ｔ・T′の間は、
テスターの動作を停止させる。すなわちテスター
内に単安定マルチバイブレータ７を設けて、ハ図
における入力波形が切り換わるタイミングT1で、
テスター側から入力パターンの切り換え信号を印
加して単安定マルチバイブレータ７をトリガー
し、その出力信号をウエイト信号とする。単安定
マルチバイブレータ７には、出力信号ｅの不安定
期間Ｔを経過した後、ウエイト信号が解除される
ように、試験中止時間を設定しておく。そして、
ウエイト解除後最初のストローブｌにより、試験
判定を行なう。同様にして、入力信号が“０”か
ら“１”に切り換わるタイミングT1′において
も、該入力信号の立ち上がり時点で単安定マルチ
バイブレータ７をトリガーし、不安定期間T′を
含む間だけ、テスターにウエイト信号を出力し
て、論理試験を中止する。従つて、被試験パツケ
ージの出力が安定している期間だけテスターが動
作し、試験が行なわれるので、正確な試験が可能
となる。
式が実際上どのように具体化されるかを実施例で
説明する。第１図は積分回路を含むパツケージの
試験回路と各部における波形を示す図である。こ
の場合、ロ図のインバータ出力波形ｅにおける斜
線部Ｘ・X′部のように、立ち上がり、立ち下が
りタイミングが一定しない期間Ｔ・T′の間は、
テスターの動作を停止させる。すなわちテスター
内に単安定マルチバイブレータ７を設けて、ハ図
における入力波形が切り換わるタイミングT1で、
テスター側から入力パターンの切り換え信号を印
加して単安定マルチバイブレータ７をトリガー
し、その出力信号をウエイト信号とする。単安定
マルチバイブレータ７には、出力信号ｅの不安定
期間Ｔを経過した後、ウエイト信号が解除される
ように、試験中止時間を設定しておく。そして、
ウエイト解除後最初のストローブｌにより、試験
判定を行なう。同様にして、入力信号が“０”か
ら“１”に切り換わるタイミングT1′において
も、該入力信号の立ち上がり時点で単安定マルチ
バイブレータ７をトリガーし、不安定期間T′を
含む間だけ、テスターにウエイト信号を出力し
て、論理試験を中止する。従つて、被試験パツケ
ージの出力が安定している期間だけテスターが動
作し、試験が行なわれるので、正確な試験が可能
となる。
以上のように本発明によれば、被試験論理パツ
ケージが、積分回路のように、入力信号に対して
出力信号に不安定状態が現れるような不安定要素
を内蔵していても、出力の不安定期間はウエイト
信号でテスト動作を中止し、安定状態においての
み試験を行なうので、正確な論理試験が可能とな
る。しかもウエイト開始、ウエイト解除は自動的
に繰り返し行なわれるので、見かけ上は常に試験
が行なわれている恰好になる。
ケージが、積分回路のように、入力信号に対して
出力信号に不安定状態が現れるような不安定要素
を内蔵していても、出力の不安定期間はウエイト
信号でテスト動作を中止し、安定状態においての
み試験を行なうので、正確な論理試験が可能とな
る。しかもウエイト開始、ウエイト解除は自動的
に繰り返し行なわれるので、見かけ上は常に試験
が行なわれている恰好になる。
第１図は積分回路を含んだ論理パツケージの試
験回路とその各部波形の実施例を示す図である。 図において、２はインバータ、７は単安定マル
チバイブレータ、Ｘは判定不能期間である。
験回路とその各部波形の実施例を示す図である。 図において、２はインバータ、７は単安定マル
チバイブレータ、Ｘは判定不能期間である。
Claims (1)
- 【特許請求の範囲】 １ 入力信号に対して出力信号が不安定で、論理
判定が不可能になる回路を内蔵した論理回路パツ
ケージを試験する論理回路パツケージの試験方式
において、 前記論理回路パツケージの入力信号の変化点で
単安定マルチバイブレータをトリガして、テスタ
ーにウエイト信号を出力し、論理判定不能な期間
においては、テスト動作が中止されるように構成
したことを特徴とする論理回路パツケージ試験方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127764A JPS63198883A (ja) | 1987-05-25 | 1987-05-25 | 論理回路パッケ−ジの試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62127764A JPS63198883A (ja) | 1987-05-25 | 1987-05-25 | 論理回路パッケ−ジの試験方式 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6664879A Division JPS55164948A (en) | 1979-05-29 | 1979-05-29 | Test system for logic circuit package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63198883A JPS63198883A (ja) | 1988-08-17 |
| JPH0350226B2 true JPH0350226B2 (ja) | 1991-08-01 |
Family
ID=14968116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62127764A Granted JPS63198883A (ja) | 1987-05-25 | 1987-05-25 | 論理回路パッケ−ジの試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63198883A (ja) |
-
1987
- 1987-05-25 JP JP62127764A patent/JPS63198883A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63198883A (ja) | 1988-08-17 |
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