JPH0318154B2 - - Google Patents
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- Publication number
- JPH0318154B2 JPH0318154B2 JP54066648A JP6664879A JPH0318154B2 JP H0318154 B2 JPH0318154 B2 JP H0318154B2 JP 54066648 A JP54066648 A JP 54066648A JP 6664879 A JP6664879 A JP 6664879A JP H0318154 B2 JPH0318154 B2 JP H0318154B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- output
- output signal
- tester
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012360 testing method Methods 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は、論理回路パツケージの試験方式に関
し、更に詳しくは、単安定マルチバイブレータの
ような不安定回路を内蔵した論理回路パツケージ
の試験方式に関する。
し、更に詳しくは、単安定マルチバイブレータの
ような不安定回路を内蔵した論理回路パツケージ
の試験方式に関する。
論理回路の試験を行う場合、テスター側から同
期信号を加え、ある入力の際における被試験パツ
ケージからの出力信号（出力論理）をテスターで
判定することが行われている。
期信号を加え、ある入力の際における被試験パツ
ケージからの出力信号（出力論理）をテスターで
判定することが行われている。
一般に論理回路は、論理が定まる要素で構成さ
れているが、最近は単安定マルチバイブレータの
ように、出力に不安定状態をもたらすものが混在
するようになつて来ている。
れているが、最近は単安定マルチバイブレータの
ように、出力に不安定状態をもたらすものが混在
するようになつて来ている。
この種の回路においては、被試験パツケージの
出力信号がテスターと同期しなくなるため、該出
力信号の判定が不可能になる。
出力信号がテスターと同期しなくなるため、該出
力信号の判定が不可能になる。
第１図において、単安定マルチバイブレータ１
を含んだ論理回路の試験動作を説明する。
を含んだ論理回路の試験動作を説明する。
イに示す試験回路において、単安定マルチバイ
ブレータ１に、テスターからロ図のようなタイミ
ングで入力信号が加わると、クロツク信号ｆによ
り該単安定マルチバイブレータ１は動作を開始
し、その出力信号ａは、例えば同図ロに示すよう
に“１”から“０”に反転する。
ブレータ１に、テスターからロ図のようなタイミ
ングで入力信号が加わると、クロツク信号ｆによ
り該単安定マルチバイブレータ１は動作を開始
し、その出力信号ａは、例えば同図ロに示すよう
に“１”から“０”に反転する。
一般に単安定マルチバイブレータの動作時間
は、コンデンサの充放電時間で決定されるが、コ
ンデンサの容量が被試験パツケージによつてバラ
ツキがあるために、動作時間も一定しない。
は、コンデンサの充放電時間で決定されるが、コ
ンデンサの容量が被試験パツケージによつてバラ
ツキがあるために、動作時間も一定しない。
従つて、ロ図の出力信号ａの波形における斜線
部Ｘのように、“０”であるのか“１”であるの
かパツケージによつて異なる部分が発生し、判定
が不可能になるのである。
部Ｘのように、“０”であるのか“１”であるの
かパツケージによつて異なる部分が発生し、判定
が不可能になるのである。
このように従来の試験方式では、被試験論理パ
ツケージに単安定マルチバイブレータのような不
安定回路を有していて、その出力がテスターと非
同期で動作するものについては、論理判定が不可
能である。そのため、本発明はこの問題を有効に
解消するものである。
ツケージに単安定マルチバイブレータのような不
安定回路を有していて、その出力がテスターと非
同期で動作するものについては、論理判定が不可
能である。そのため、本発明はこの問題を有効に
解消するものである。
この技術的課題を解決するために、本発明によ
る技術的手段は、論理回路を組み合わせて目的と
する論理を実現した論理回路パツケージを試験す
るための方式であつて、 入力信号が変化した時に、出力信号が一時的に
変化した後に目的とする出力論理に安定する論理
回路を内蔵していて、そのために、出力論理が安
定するまでの間は論理判定が不可能になる論理回
路パツケージを試験する場合に、 論理回路パツケージ内の論理回路のうち、前記
内蔵した論理回路の出力論理が安定するまでの間
の不安定な出力信号を、該論理回路パツケージを
試験するテスターの作動を一時的に中断させるウ
エイト信号として使用し、 前記出力信号の一時的変化を生じる論理回路の
出力信号が安定するべき論理に至つた時に、前記
テスターのウエイト状態を解除してテスト動作を
開始するような構成を採つている。
る技術的手段は、論理回路を組み合わせて目的と
する論理を実現した論理回路パツケージを試験す
るための方式であつて、 入力信号が変化した時に、出力信号が一時的に
変化した後に目的とする出力論理に安定する論理
回路を内蔵していて、そのために、出力論理が安
定するまでの間は論理判定が不可能になる論理回
路パツケージを試験する場合に、 論理回路パツケージ内の論理回路のうち、前記
内蔵した論理回路の出力論理が安定するまでの間
の不安定な出力信号を、該論理回路パツケージを
試験するテスターの作動を一時的に中断させるウ
エイト信号として使用し、 前記出力信号の一時的変化を生じる論理回路の
出力信号が安定するべき論理に至つた時に、前記
テスターのウエイト状態を解除してテスト動作を
開始するような構成を採つている。
次に本発明による論理回路パツケージの試験方
式が実際上どのように具体化されるかを実施例で
説明する。
式が実際上どのように具体化されるかを実施例で
説明する。
本実施例は、単安定マルチバイブレータを含む
論理パツケージの試験の例であり、再び第１図を
用いて説明する。
論理パツケージの試験の例であり、再び第１図を
用いて説明する。
本発明の方式を適用するならば、単安定マルチ
バイブレータ１が動作を開始し、その出力信号ａ
が不安定期間に入る“０”となつたら、それを検
出して該不安定期間の間テスターのテスト動作を
停止させ、その後、前記単安定マルチバイブレー
タ１の出力信号ａが“１”に復帰した時点で再び
テスターのテスト動作を開始させる。
バイブレータ１が動作を開始し、その出力信号ａ
が不安定期間に入る“０”となつたら、それを検
出して該不安定期間の間テスターのテスト動作を
停止させ、その後、前記単安定マルチバイブレー
タ１の出力信号ａが“１”に復帰した時点で再び
テスターのテスト動作を開始させる。
そのために、単安定マルチバイブレータ１の出
力側にプロービング線３をプロービングして接続
し、出力信号ａを検出してNANDゲート４の１
端子に入力させる。
力側にプロービング線３をプロービングして接続
し、出力信号ａを検出してNANDゲート４の１
端子に入力させる。
尚、幾つかの同じ種類の被試験パツケージを同
時に試験する場合には、同様にしてそれぞれのプ
ロービング線をNANDゲート４の他の各入力端
子に接続すればよい。
時に試験する場合には、同様にしてそれぞれのプ
ロービング線をNANDゲート４の他の各入力端
子に接続すればよい。
すると、NANDゲート４の論理によつて、該
NANDゲート４の入力の少なくとも１つが試験
不能状態を表す“０”の場合は、その出力は
“１”となり、次のNORゲート５の出力が“０”
となる。
NANDゲート４の入力の少なくとも１つが試験
不能状態を表す“０”の場合は、その出力は
“１”となり、次のNORゲート５の出力が“０”
となる。
NORゲート５の出力はテスターに接続されて
おり、NORゲート出力信号が“０”の場合には
テスターにウエイト（WAIT）信号として入力
され、テスト動作を停止させている。
おり、NORゲート出力信号が“０”の場合には
テスターにウエイト（WAIT）信号として入力
され、テスト動作を停止させている。
従つて、NORゲート５の出力信号が“１”の
ときのみ、テスターによる試験が行われる。
ときのみ、テスターによる試験が行われる。
また、上記の場合とは逆に、被試験パツケージ
中の単安定マルチバイブレータ１が動作したとき
に、その出力信号ａが“１”となり、試験不能状
態を表すものについては、別に設けたORゲート
６の入力端子にプロービング線を接続する。
中の単安定マルチバイブレータ１が動作したとき
に、その出力信号ａが“１”となり、試験不能状
態を表すものについては、別に設けたORゲート
６の入力端子にプロービング線を接続する。
すると、ゲート入力信号の少なくとも１つが
“１”の場合は、ORゲート６の出力も“１”と
なり、次のNORゲート５の出力が“０”となつ
て、テスター側にウエイト信号を出力し、テスタ
ー機能を停止させる。
“１”の場合は、ORゲート６の出力も“１”と
なり、次のNORゲート５の出力が“０”となつ
て、テスター側にウエイト信号を出力し、テスタ
ー機能を停止させる。
結局、NANDゲート４の入力信号がすべて
“１”で、かつORゲート６の入力信号がすべて
“０”の場合、すなわち、同時に試験を行つてい
る被試験論理パツケージのすべてが試験可能な状
態のときのみ、NORゲート５の入力信号がすべ
て“０”となつて、その出力信号が“１”とな
り、テスターを動作させて論理試験が行われる。
“１”で、かつORゲート６の入力信号がすべて
“０”の場合、すなわち、同時に試験を行つてい
る被試験論理パツケージのすべてが試験可能な状
態のときのみ、NORゲート５の入力信号がすべ
て“０”となつて、その出力信号が“１”とな
り、テスターを動作させて論理試験が行われる。
第１図ハは、これらの関係を１つの論理パツケ
ージについて示したものであり、パツケージ出力
信号ａの波形において、単安定マルチバイブレー
タ１が動作を開始し、試験不能状態“０”になつ
た時点ｈでテスターの試験動作が停止され、出力
信号ａが“１”に復帰した時点ｉでウエイト信号
が解除されてテスト動作が再開される。
ージについて示したものであり、パツケージ出力
信号ａの波形において、単安定マルチバイブレー
タ１が動作を開始し、試験不能状態“０”になつ
た時点ｈでテスターの試験動作が停止され、出力
信号ａが“１”に復帰した時点ｉでウエイト信号
が解除されてテスト動作が再開される。
次に、本発明の方式を一層発展させた方式を参
考例として上げる。
考例として上げる。
すなわち、単安定マルチバイブレータ１が動作
を開始した直後は、第１図に示すようにその出力
信号ａは判定不能期間Ｘに至つておらず、その後
に判定不能期間Ｘに入る。
を開始した直後は、第１図に示すようにその出力
信号ａは判定不能期間Ｘに至つておらず、その後
に判定不能期間Ｘに入る。
したがつて、単安定マルチバイブレータ１が動
作を開始した直後から判定不能期間Ｘに至る迄の
間は、厳密に言えばテスターによる論理判定が可
能な期間である。
作を開始した直後から判定不能期間Ｘに至る迄の
間は、厳密に言えばテスターによる論理判定が可
能な期間である。
そこで、第１図ニに示すように、単安定マルチ
バイブレータ１が動作開始して出力が“０”にな
つた時点で直ちにウエイト信号を出力させるので
なく、動作開始後最初の入力切り換え信号の時点
ｋを検出してウエイト開始させるようにする。
バイブレータ１が動作開始して出力が“０”にな
つた時点で直ちにウエイト信号を出力させるので
なく、動作開始後最初の入力切り換え信号の時点
ｋを検出してウエイト開始させるようにする。
そうすると、試験中止期間はｋ点からｉ点まで
の間だけとなり、動作開始点ｈからｋ点までの間
はウエイト信号が発生しない。したがつて、その
間におけるストローブの発生時点ｊにおいて、単
安定マルチバイブレータの動作状態における試験
が可能となる。
の間だけとなり、動作開始点ｈからｋ点までの間
はウエイト信号が発生しない。したがつて、その
間におけるストローブの発生時点ｊにおいて、単
安定マルチバイブレータの動作状態における試験
が可能となる。
これは参考までに上げた例である。
以上のように本発明の試験方式によれば、単安
定マルチバイブレータのように、入力信号に対し
て出力信号が一時的に変化し、その出力論理に不
安定な状態を示す期間がある不安定要素を、被試
験論理パツケージが内蔵していても、出力の不安
定期間はウエイト信号でテスターのテスト動作を
中止し、安定状態においてのみ試験を行うので、
正確な論理試験が可能となる。
定マルチバイブレータのように、入力信号に対し
て出力信号が一時的に変化し、その出力論理に不
安定な状態を示す期間がある不安定要素を、被試
験論理パツケージが内蔵していても、出力の不安
定期間はウエイト信号でテスターのテスト動作を
中止し、安定状態においてのみ試験を行うので、
正確な論理試験が可能となる。
しかもウエイト開始、ウエイト解除は自動的に
繰り返し行われるので、見かけ上は常に試験が行
われている恰好になる。
繰り返し行われるので、見かけ上は常に試験が行
われている恰好になる。
第１図イ，ロ，ハは、単安定マルチバイブレー
タを内蔵した論理パツケージを試験する回路とそ
の各部における波形の実施例を示す図である。第
１図ニは参考例を示す図である。 図において、１は単安定マルチバイブレータ、
３はプロービング線、４はNANDゲート（変化
点検出手段）、５はNORゲート、６はORゲート、
Ｘは判定不能期間である。
タを内蔵した論理パツケージを試験する回路とそ
の各部における波形の実施例を示す図である。第
１図ニは参考例を示す図である。 図において、１は単安定マルチバイブレータ、
３はプロービング線、４はNANDゲート（変化
点検出手段）、５はNORゲート、６はORゲート、
Ｘは判定不能期間である。
Claims (1)
- 【特許請求の範囲】 １ 論理回路を組み合わせて目的とする論理を実
現した論理回路パツケージを試験するための方式
であつて、 入力信号が変化した時に、出力信号が一時的に
変化した後に目的とする出力論理に安定する論理
回路を内蔵していて、そのために、出力論理が安
定するまでの間は論理判定が不可能になる論理回
路パツケージを試験する場合に、 論理回路パツケージ内の論理回路のうち、前記
内蔵した論理回路の出力論理が安定するまでの間
の不安定な出力信号を、該論理回路パツケージを
試験するテスターの作動を一時的に中断させるウ
エイト信号として使用し、 前記出力信号の一時的変化を生じる論理回路の
出力信号が安定するべき論理に至つた時に、前記
テスターのウエイト状態を解除してテスト動作を
開始するよう構成したこと、 を特徴とする論理回路パツケージの試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6664879A JPS55164948A (en) | 1979-05-29 | 1979-05-29 | Test system for logic circuit package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6664879A JPS55164948A (en) | 1979-05-29 | 1979-05-29 | Test system for logic circuit package |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62127764A Division JPS63198883A (ja) | 1987-05-25 | 1987-05-25 | 論理回路パッケ−ジの試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55164948A JPS55164948A (en) | 1980-12-23 |
| JPH0318154B2 true JPH0318154B2 (ja) | 1991-03-11 |
Family
ID=13321921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6664879A Granted JPS55164948A (en) | 1979-05-29 | 1979-05-29 | Test system for logic circuit package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55164948A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169683A (en) * | 1981-04-13 | 1982-10-19 | Nec Corp | Measuring device for electric current consumption |
| JP2738653B2 (ja) * | 1994-09-28 | 1998-04-08 | 太産工業株式会社 | 高度真空環境内の液体循環用電磁ポンプ |
-
1979
- 1979-05-29 JP JP6664879A patent/JPS55164948A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55164948A (en) | 1980-12-23 |
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