JPS6259942B2 - - Google Patents
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- JPS6259942B2 JPS6259942B2 JP12504780A JP12504780A JPS6259942B2 JP S6259942 B2 JPS6259942 B2 JP S6259942B2 JP 12504780 A JP12504780 A JP 12504780A JP 12504780 A JP12504780 A JP 12504780A JP S6259942 B2 JPS6259942 B2 JP S6259942B2
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- JP
- Japan
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- circuit
- signal
- output
- multiplexer
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- Prior art date
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Links
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/22—Arrangements affording multiple use of the transmission path using time-division multiplexing
- H04L5/24—Arrangements affording multiple use of the transmission path using time-division multiplexing with start-stop synchronous converters
- H04L5/245—Arrangements affording multiple use of the transmission path using time-division multiplexing with start-stop synchronous converters with a number of discharge tubes or semiconductor elements which successively connect the different channels to the transmission channels
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明は信号選択装置、特に複数の入力信号
間、又はこれらの入力信号を切換えるための制御
信号と入力信号との間が非同期の関係にある場合
に用いて好適な信号選択装置に関する。
間、又はこれらの入力信号を切換えるための制御
信号と入力信号との間が非同期の関係にある場合
に用いて好適な信号選択装置に関する。
斯の種信号選択装置として従来例えば複数の入
力信号が供給されるマルチプレクサと、制御信号
を発生する制御回路を設け、この制御回路からの
制御信号により上記マルチプレクサのスイツチを
切換えてその出力側に複数の入力信号を選択的に
取り出すものが多く使用されているが、斯る従来
の信号選択装置の場合、種々の遅延要因により入
力信号間又は入力信号と制御信号の間に同期ずれ
が生じると、制御信号により複数の入力信号を切
換える際に、不要な狭幅のパルスが発生し、これ
は特に入力信号間又は入力信号と制御信号との間
が予め非同期の関係に設定されている場合は必ず
発生するもので、従来このパルスの為に次段に配
される回路等が誤動作する欠点があつた。
力信号が供給されるマルチプレクサと、制御信号
を発生する制御回路を設け、この制御回路からの
制御信号により上記マルチプレクサのスイツチを
切換えてその出力側に複数の入力信号を選択的に
取り出すものが多く使用されているが、斯る従来
の信号選択装置の場合、種々の遅延要因により入
力信号間又は入力信号と制御信号の間に同期ずれ
が生じると、制御信号により複数の入力信号を切
換える際に、不要な狭幅のパルスが発生し、これ
は特に入力信号間又は入力信号と制御信号との間
が予め非同期の関係に設定されている場合は必ず
発生するもので、従来このパルスの為に次段に配
される回路等が誤動作する欠点があつた。
本発明は斯る点に鑑みてなされたもので、上述
の如き不要な狭幅のパルスを除去して確実に信号
の切換えが可能な信頼性の高い信号選択装置を提
供するものである。
の如き不要な狭幅のパルスを除去して確実に信号
の切換えが可能な信頼性の高い信号選択装置を提
供するものである。
以下本発明の一実施例を第１図乃至第３図に基
づいて詳しく説明する。
づいて詳しく説明する。
第１図は本発明の一実施例を概略的に示すもの
で、第１図において１〜５は異なる種類のパルス
入力信号が印加される入力端子であつて、例えば
入力端子１には任意のパルス信号が印加され、２
〜５には夫々30MHz、20MHz、10MHz、60MHz
のパルス信号が印加される。６はマルチプレクサ
であつて、制御回路７からの所定ビツトのコード
信号から成る第１制御信号により制御され、その
出力側に入力端子１〜５に印加された入力信号を
選択して出力する。８はマルチプレクサ６からの
パルス出力信号を所定時間ラツチするラツチ回路
であつて、制御回路７から発生される第１制御信
号が切換えられたときに同じ制御回路７より発生
される第２制御信号によつてラツチ動作を開始
し、遅延回路９からの第３制御信号によりラツチ
動作を解除されて、マルチプレクサ６から供給さ
れるパルス出力信号をそのまま通過させて出力端
子１０へ送出する。遅延回路９は制御回路７から
の第２制御信号が印加されてから所定時間例えば
50ns後に付勢状態とされ、そしてこの50ns後に
マルチプレクサ６より供給された出力信号の最初
の変化に応答して上述の第３制御信号をラツチ回
路８に供給してそのラツチ動作を解除する。
で、第１図において１〜５は異なる種類のパルス
入力信号が印加される入力端子であつて、例えば
入力端子１には任意のパルス信号が印加され、２
〜５には夫々30MHz、20MHz、10MHz、60MHz
のパルス信号が印加される。６はマルチプレクサ
であつて、制御回路７からの所定ビツトのコード
信号から成る第１制御信号により制御され、その
出力側に入力端子１〜５に印加された入力信号を
選択して出力する。８はマルチプレクサ６からの
パルス出力信号を所定時間ラツチするラツチ回路
であつて、制御回路７から発生される第１制御信
号が切換えられたときに同じ制御回路７より発生
される第２制御信号によつてラツチ動作を開始
し、遅延回路９からの第３制御信号によりラツチ
動作を解除されて、マルチプレクサ６から供給さ
れるパルス出力信号をそのまま通過させて出力端
子１０へ送出する。遅延回路９は制御回路７から
の第２制御信号が印加されてから所定時間例えば
50ns後に付勢状態とされ、そしてこの50ns後に
マルチプレクサ６より供給された出力信号の最初
の変化に応答して上述の第３制御信号をラツチ回
路８に供給してそのラツチ動作を解除する。
そして入力端子１〜５に印加される各入力信号
の少くとも２信号間又はこれらの入力信号と制御
回路７からの制御信号との間に或る遅延要因によ
り同期ずれを生じるか或いはこれらの信号間が予
め非同期の関係に設定されているときは、上述し
た不要な狭幅のパルスを発生するも、ラツチ回路
８及び遅延回路９の作用により本発明では上記不
要な狭幅パルスが完全に除去される。なお、除去
される狭幅パルスのパルス幅は、遅延回路９の遅
延時間で決まる。
の少くとも２信号間又はこれらの入力信号と制御
回路７からの制御信号との間に或る遅延要因によ
り同期ずれを生じるか或いはこれらの信号間が予
め非同期の関係に設定されているときは、上述し
た不要な狭幅のパルスを発生するも、ラツチ回路
８及び遅延回路９の作用により本発明では上記不
要な狭幅パルスが完全に除去される。なお、除去
される狭幅パルスのパルス幅は、遅延回路９の遅
延時間で決まる。
この不要な狭幅のパルスが除去される動作を更
に第２図及び第３図を用いて詳述する。
に第２図及び第３図を用いて詳述する。
第２図は第１図の構成の一部を具体的に示すも
ので、第２図において第１図と対応する部分には
同一符号を付して説明する。
ので、第２図において第１図と対応する部分には
同一符号を付して説明する。
第２図において、制御回路７の第２制御信号を
発生する出力側は一方の入力端が＋Ｖ電源に接続
されたナンド回路１１の他方の入力端に接続さ
れ、ナンド回路１１の出力端はインバータ１２を
介してＤ型フリツプフロツプ回路１３のリセツト
端子Ｒに接続されると共に次段の特性により決定
される遅延時間例えば50nsの遅延時間を有する
遅延線１４を介してフリツプフロツプ回路１３の
入力端子Ｄに接続され、更にアンド回路１５の一
方の入力端に接続される。フリツプフロツプ回路
１３及び遅延線１４で遅延回路９を構成し、例え
ばフリツプフロツプ回路１３には10131型ICが用
いられる。
発生する出力側は一方の入力端が＋Ｖ電源に接続
されたナンド回路１１の他方の入力端に接続さ
れ、ナンド回路１１の出力端はインバータ１２を
介してＤ型フリツプフロツプ回路１３のリセツト
端子Ｒに接続されると共に次段の特性により決定
される遅延時間例えば50nsの遅延時間を有する
遅延線１４を介してフリツプフロツプ回路１３の
入力端子Ｄに接続され、更にアンド回路１５の一
方の入力端に接続される。フリツプフロツプ回路
１３及び遅延線１４で遅延回路９を構成し、例え
ばフリツプフロツプ回路１３には10131型ICが用
いられる。
また、例えば10164型ICのマルチプレクサ６の
出力側がアンド回路１６の一方の入力端に接続さ
れると共にフリツプフロツプ回路１３のクロツク
端子並びに抵抗器を介して−Ｖ電源に接続され、
フリツプフロツプ回路１３の反転出力端子は抵
抗器を介して−Ｖ電源に接続されると共にアンド
回路１５の他方の入力端に接続される。アンド回
路１５はアンド出力をそのまま出力する非反転出
力端と、アンド出力を更に反転して出力する反転
出力端を有し、この反転出力端は抵抗器を介して
−Ｖ電源に接続されると共にアンド回路１６の他
方の入力端に接続され、一方、非反転出力端は抵
抗器を介して−Ｖ電源に接続されると共にアンド
回路１７の一方の入力端に接続される。
出力側がアンド回路１６の一方の入力端に接続さ
れると共にフリツプフロツプ回路１３のクロツク
端子並びに抵抗器を介して−Ｖ電源に接続され、
フリツプフロツプ回路１３の反転出力端子は抵
抗器を介して−Ｖ電源に接続されると共にアンド
回路１５の他方の入力端に接続される。アンド回
路１５はアンド出力をそのまま出力する非反転出
力端と、アンド出力を更に反転して出力する反転
出力端を有し、この反転出力端は抵抗器を介して
−Ｖ電源に接続されると共にアンド回路１６の他
方の入力端に接続され、一方、非反転出力端は抵
抗器を介して−Ｖ電源に接続されると共にアンド
回路１７の一方の入力端に接続される。
更にアンド回路１７の出力端は自己の他方の入
力端に接続されると共にワイアードオア回路１８
の一方の入力端に接続され、このワイアードオア
回路１８の他方の入力端はアンド回路１６の出力
端に接続され、そしてワイアードオア回路１８の
出力端は出力端子１０に接続される。なおアンド
回路１６の他方の入力端に接続されたコンデンサ
１９はアンド回路１７が確実に動作した後にアン
ド回路１６に信号を供給するための遅延駆動用コ
ンデンサである。アンド回路１５，１６，１７及
びワイアードオア回路１８はラツチ回路８を構成
し、例えばこれらアンド回路には10104型ICが用
いられる。
力端に接続されると共にワイアードオア回路１８
の一方の入力端に接続され、このワイアードオア
回路１８の他方の入力端はアンド回路１６の出力
端に接続され、そしてワイアードオア回路１８の
出力端は出力端子１０に接続される。なおアンド
回路１６の他方の入力端に接続されたコンデンサ
１９はアンド回路１７が確実に動作した後にアン
ド回路１６に信号を供給するための遅延駆動用コ
ンデンサである。アンド回路１５，１６，１７及
びワイアードオア回路１８はラツチ回路８を構成
し、例えばこれらアンド回路には10104型ICが用
いられる。
またマルチプレクサ６の入力端に常に入力信号
が印加された状態であると、特に高周波の入力信
号の場合にマルチプレクサ６の入出力端間に所謂
クロストークを生ずるので、第２図例ではデコー
ダ２０とワイアードオア回路２１〜２５を設け、
制御回路７からの第１制御信号をマルチプレクサ
６に供給すると同時にデコーダ２０にも供給して
これを制御し、デコーダ２０の出力信号により使
用する入力信号に対応したワイアードオア回路の
みを付勢するようにする。つまりクロストローク
は“１”から“０”又は“０”から“１”のトラ
ンジエント時に生じるので、デコーダ２０からの
出力信号により使用しない入力信号路に配された
ワイアードオア回路の一方の入力を“１”とな
し、対応するマルチプレクサ６の入力端のレベル
を一定レベルすなわち“１”に固定して入力信号
を遮断し、一方使用する入力信号路に配されたワ
イアードオア回路の一方の入力を“０”となし、
斯る論理状態にあるワイアードオア回路を通る信
号のみを対応するマルチプレクサ６の入力端に供
給するようにする。
が印加された状態であると、特に高周波の入力信
号の場合にマルチプレクサ６の入出力端間に所謂
クロストークを生ずるので、第２図例ではデコー
ダ２０とワイアードオア回路２１〜２５を設け、
制御回路７からの第１制御信号をマルチプレクサ
６に供給すると同時にデコーダ２０にも供給して
これを制御し、デコーダ２０の出力信号により使
用する入力信号に対応したワイアードオア回路の
みを付勢するようにする。つまりクロストローク
は“１”から“０”又は“０”から“１”のトラ
ンジエント時に生じるので、デコーダ２０からの
出力信号により使用しない入力信号路に配された
ワイアードオア回路の一方の入力を“１”とな
し、対応するマルチプレクサ６の入力端のレベル
を一定レベルすなわち“１”に固定して入力信号
を遮断し、一方使用する入力信号路に配されたワ
イアードオア回路の一方の入力を“０”となし、
斯る論理状態にあるワイアードオア回路を通る信
号のみを対応するマルチプレクサ６の入力端に供
給するようにする。
次に本実施例の動作を第３図の信号波形を参照
し乍ら説明する。
し乍ら説明する。
いま互いに非同期関係にある第３図Ａ及びＢに
示すような入力信号S1，S2を選択的に取り出す場
合を考えるに、例えば入力端子１及び２に夫々入
力信号S1，S2が印加されると、制御回路７からの
第１制御信号により制御されるデコーダ２０の出
力信号によつてワイアードオア回路２１が付勢さ
れて入力端子１より入力信号S1がマルチプレクサ
６に供給され、もつて時間t2以前にはマルチプレ
クサ６の出力側に第３図Ｄの左側に示すような入
力信号S1に対応した出力信号S4が出力される。
示すような入力信号S1，S2を選択的に取り出す場
合を考えるに、例えば入力端子１及び２に夫々入
力信号S1，S2が印加されると、制御回路７からの
第１制御信号により制御されるデコーダ２０の出
力信号によつてワイアードオア回路２１が付勢さ
れて入力端子１より入力信号S1がマルチプレクサ
６に供給され、もつて時間t2以前にはマルチプレ
クサ６の出力側に第３図Ｄの左側に示すような入
力信号S1に対応した出力信号S4が出力される。
また時間t2以前では信号S3が“１”で信号S5が
“０”であるので、アンド回路１５の反転出力は
常に“１”であり、アンド回路１６はマルチプレ
クサ６の出力信号S4を出力する。またアンド回路
１５の非反転出力は常に“０”であるのでアンド
回路１７の出力も“０”となる。よつてオア回路
１８の出力、即ち出力端子１０の信号S8は信号S4
となる。
“０”であるので、アンド回路１５の反転出力は
常に“１”であり、アンド回路１６はマルチプレ
クサ６の出力信号S4を出力する。またアンド回路
１５の非反転出力は常に“０”であるのでアンド
回路１７の出力も“０”となる。よつてオア回路
１８の出力、即ち出力端子１０の信号S8は信号S4
となる。
そして時間t2で入力信号S1とS2を切換えるべく
制御回路７より第１制御信号を切換えてマルチプ
レクサ６及びデコーダ２０に供給すると、デコー
ダ２０の出力信号によりワイアードオア回路２２
が付勢されて入力端子２より入力信号S2がマルチ
プレクサ６に供給され、もつて時間t2以降ではマ
ルチプレクサ６の出力側には入力信号S2に対応し
た出力信号S4が取り出される筈であるが、第３図
Ｂからもわかるように入力信号S2は時間t2に
“１”の状態で切換わつてもすぐに時間t3で
“０”の状態になるので、マルチプレクサ６の出
力側には第３図Ｄに示すような狭幅のパルスＰが
発生する。このパルスＰが上述した不要な狭幅の
パルスであり、従来はマルチプレクサ６の出力信
号を直接出力端子１０へ導出して使用する態様で
あつたので、この狭幅のパルスＰが次段の誤動作
の原因となつた訳である。
制御回路７より第１制御信号を切換えてマルチプ
レクサ６及びデコーダ２０に供給すると、デコー
ダ２０の出力信号によりワイアードオア回路２２
が付勢されて入力端子２より入力信号S2がマルチ
プレクサ６に供給され、もつて時間t2以降ではマ
ルチプレクサ６の出力側には入力信号S2に対応し
た出力信号S4が取り出される筈であるが、第３図
Ｂからもわかるように入力信号S2は時間t2に
“１”の状態で切換わつてもすぐに時間t3で
“０”の状態になるので、マルチプレクサ６の出
力側には第３図Ｄに示すような狭幅のパルスＰが
発生する。このパルスＰが上述した不要な狭幅の
パルスであり、従来はマルチプレクサ６の出力信
号を直接出力端子１０へ導出して使用する態様で
あつたので、この狭幅のパルスＰが次段の誤動作
の原因となつた訳である。
本発明ではこのパルスＰを除去する訳である
が、そこで時間t2で第１制御信号の切換えと同時
に第３図Ｃに示すような信号S3すなわち第２制御
信号を制御回路７よりナンド回路１１に供給し、
もつてその出力側に第３図Ｅに示すような信号S5
が発生される。この信号S5はラツチ回路８にラツ
チ動作開始信号として供給されると共にインバー
タ１２で反転されリセツト信号としてフリツプフ
ロツプ回路１３に供給されて、フリツプフロツプ
回路１３の出力を確実に“１”とする。この信
号S5によりラツチ回路８のアンド回路１５の一方
の入力端のレベルが“０”より“１”に変わると
フリツプフロツプ回路１３の出力が“１”なの
でアンド回路１５の非反転出力端のレベルが
“０”より“１”になり、アンド回路１７は時間
t2のときのアンド回路１６の出力、即ち時間t2の
ときの信号S1のレベル“０”を記憶する。これは
アンド回路１６及び１７の出力がアンド回路１７
の一方の入力に供給されているためである。また
時間t2においてアンド回路１５の反転出力端のレ
ベルは“１”より“０”になろうとするが、コン
デンサ１９のためアンド回路１７が時間t2のとき
の信号S1のレベルを記憶した後、アンド回路１６
の他方の入力端が“０”となる。よつてアンド回
路１６は禁止状態、即ち信号S4のレベルに無関係
にその出力は“０”となる。アンド回路１６及び
１７の出力がオア回路１８に供給されているの
で、出力端子１０のレベルはアンド回路１７の出
力レベル“０”、即ち時間t2のときの信号S4のレ
ベルとなり、ラツチ回路８のラツチ動作が完了す
る。
が、そこで時間t2で第１制御信号の切換えと同時
に第３図Ｃに示すような信号S3すなわち第２制御
信号を制御回路７よりナンド回路１１に供給し、
もつてその出力側に第３図Ｅに示すような信号S5
が発生される。この信号S5はラツチ回路８にラツ
チ動作開始信号として供給されると共にインバー
タ１２で反転されリセツト信号としてフリツプフ
ロツプ回路１３に供給されて、フリツプフロツプ
回路１３の出力を確実に“１”とする。この信
号S5によりラツチ回路８のアンド回路１５の一方
の入力端のレベルが“０”より“１”に変わると
フリツプフロツプ回路１３の出力が“１”なの
でアンド回路１５の非反転出力端のレベルが
“０”より“１”になり、アンド回路１７は時間
t2のときのアンド回路１６の出力、即ち時間t2の
ときの信号S1のレベル“０”を記憶する。これは
アンド回路１６及び１７の出力がアンド回路１７
の一方の入力に供給されているためである。また
時間t2においてアンド回路１５の反転出力端のレ
ベルは“１”より“０”になろうとするが、コン
デンサ１９のためアンド回路１７が時間t2のとき
の信号S1のレベルを記憶した後、アンド回路１６
の他方の入力端が“０”となる。よつてアンド回
路１６は禁止状態、即ち信号S4のレベルに無関係
にその出力は“０”となる。アンド回路１６及び
１７の出力がオア回路１８に供給されているの
で、出力端子１０のレベルはアンド回路１７の出
力レベル“０”、即ち時間t2のときの信号S4のレ
ベルとなり、ラツチ回路８のラツチ動作が完了す
る。
信号S5はまた遅延線１４に供給され、もつて遅
延線１４の出力側には第３図Ｆに示すように時間
t4で“０”から“１”に変わる信号S6すなわち信
号S5が50nsだけ遅延された信号が出力される。
この信号S6はフリツプフロツプ回路１３の入力端
子Ｄに供給される。またフリツプフロツプ回路１
３のクロツク端子にはマルチプレクサ６の出力信
号S4が供給されているので、信号S4が時間t4以後
に変化した時点すなわち時間t5で反転出力端子
より第３図Ｇに示すように“１”から“０”に変
わる信号S7すなわち第３制御信号を発生する。こ
の第３制御信号S7はラツチ回路８にラツチ動作解
除信号として供給される。すなわち信号S7により
アンド回路１５の他方の入力端のレベルが“１”
より“０”に変わるとその反転出力端のレベルが
“０”より“１”になり、この“１”の信号がア
ンド回路１６の他方の入力端に供給されるのでそ
のゲートが開き、マルチプレクサ６の出力信号S4
を通す。そしてこの時信号S5によりアンド回路１
５の非反転出力端のレベルが“１”より“０”に
変わるのでアンド回路１７の出力端のレベルも
“１”より“０”に変わり、もつてワイアードオ
ア回路１８はアンド回路１６を通るマルチプレク
サ６からの信号S4をそのまま出力端子１０へ送出
する。したがつて出力端子１０には第３図Ｈに示
すように信号S1よりS2に切換わつた信号S8が導出
される。そしてこのように信号S1より切換わつた
信号S2が出力端子１０に現われるのは時間t5以降
で、切換わつた時間t2よりt5の間の信号は所謂デ
ータデツドゾーンに入り、実質的に削除されたか
たちになるので、切換え時点で生じる不要な狭幅
のパルスＰが出力端子１０に出力されることはな
い。またこのデツドゾーン間では切換つた時間t2
の信号S1のレベルを維持していることに留意され
たい。なお、この実施例は、デジタル・オシロス
コープのデユアル・タイムベース回路（被測定信
号の取込み中に、取込みクロツク周波数を切替え
る回路）に使用されているため、被測定信号の取
込みが完了するまで、第２制御信号Ｓ３は、
“１”の状態に戻らない。
延線１４の出力側には第３図Ｆに示すように時間
t4で“０”から“１”に変わる信号S6すなわち信
号S5が50nsだけ遅延された信号が出力される。
この信号S6はフリツプフロツプ回路１３の入力端
子Ｄに供給される。またフリツプフロツプ回路１
３のクロツク端子にはマルチプレクサ６の出力信
号S4が供給されているので、信号S4が時間t4以後
に変化した時点すなわち時間t5で反転出力端子
より第３図Ｇに示すように“１”から“０”に変
わる信号S7すなわち第３制御信号を発生する。こ
の第３制御信号S7はラツチ回路８にラツチ動作解
除信号として供給される。すなわち信号S7により
アンド回路１５の他方の入力端のレベルが“１”
より“０”に変わるとその反転出力端のレベルが
“０”より“１”になり、この“１”の信号がア
ンド回路１６の他方の入力端に供給されるのでそ
のゲートが開き、マルチプレクサ６の出力信号S4
を通す。そしてこの時信号S5によりアンド回路１
５の非反転出力端のレベルが“１”より“０”に
変わるのでアンド回路１７の出力端のレベルも
“１”より“０”に変わり、もつてワイアードオ
ア回路１８はアンド回路１６を通るマルチプレク
サ６からの信号S4をそのまま出力端子１０へ送出
する。したがつて出力端子１０には第３図Ｈに示
すように信号S1よりS2に切換わつた信号S8が導出
される。そしてこのように信号S1より切換わつた
信号S2が出力端子１０に現われるのは時間t5以降
で、切換わつた時間t2よりt5の間の信号は所謂デ
ータデツドゾーンに入り、実質的に削除されたか
たちになるので、切換え時点で生じる不要な狭幅
のパルスＰが出力端子１０に出力されることはな
い。またこのデツドゾーン間では切換つた時間t2
の信号S1のレベルを維持していることに留意され
たい。なお、この実施例は、デジタル・オシロス
コープのデユアル・タイムベース回路（被測定信
号の取込み中に、取込みクロツク周波数を切替え
る回路）に使用されているため、被測定信号の取
込みが完了するまで、第２制御信号Ｓ３は、
“１”の状態に戻らない。
上述の如く本発明によれば、同期関係にあるも
回路による遅延のための同期がずれている信号間
或いは予め非同期関係にある信号間等を切換える
際に生じる不要な狭幅のパルスを、データデツド
ゾーンに追い込んで実質的に出力されないように
したので、斯る狭幅のパルスを確実に除去でき、
もつて安定した信頼性の高い信号選択装置を得る
ことができる。
回路による遅延のための同期がずれている信号間
或いは予め非同期関係にある信号間等を切換える
際に生じる不要な狭幅のパルスを、データデツド
ゾーンに追い込んで実質的に出力されないように
したので、斯る狭幅のパルスを確実に除去でき、
もつて安定した信頼性の高い信号選択装置を得る
ことができる。
なお上述の実施例においてラツチ回路８及び遅
延回路９は、上述の回路構成に限定されることな
く、同様の論理信号処理ができればその他の回路
構成を用いてもよい。例えばオア回路としてワイ
ヤードオアを用いたが、回路素子で構成した普通
のオア回路を用いてもよい。
延回路９は、上述の回路構成に限定されることな
く、同様の論理信号処理ができればその他の回路
構成を用いてもよい。例えばオア回路としてワイ
ヤードオアを用いたが、回路素子で構成した普通
のオア回路を用いてもよい。
第１図は本発明の一実施例を示すブロツク図、
第２図は本発明の一実施例を具体的に示す回路構
成図、第３図は第２図の動作説明に供するための
信号波形図である。 １〜５は入力端子、６はマルチプレクサ、７は
制御回路、８はラツチ回路、９は遅延回路、１０
は出力端子である。
第２図は本発明の一実施例を具体的に示す回路構
成図、第３図は第２図の動作説明に供するための
信号波形図である。 １〜５は入力端子、６はマルチプレクサ、７は
制御回路、８はラツチ回路、９は遅延回路、１０
は出力端子である。
Claims (1)
- 【特許請求の範囲】 １ 複数のパルス入力信号を第１制御信号に応じ
て選択するマルチプレクサと、 該マルチプレクサのパルス出力信号が供給され
るラツチ手段と、 上記第１制御信号を切換えたときに発生する第
２制御信号が供給された後の所定時間経過後に上
記マルチプレクサのパルス出力信号が変化したと
き第３制御信号を発生する遅延手段とを具え、 上記ラツチ手段は、上記第２制御信号に応じて
上記マルチプレクサのパルス出力信号をラツチす
ると共に、上記第３制御信号に応じてラツチ動作
を解除されて上記マルチプレクサのパルス出力信
号を通過させることを特徴とする信号選択装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12504780A JPS5750146A (en) | 1980-09-09 | 1980-09-09 | Signal selector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12504780A JPS5750146A (en) | 1980-09-09 | 1980-09-09 | Signal selector |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17204387A Division JPS6351718A (ja) | 1987-07-09 | 1987-07-09 | 信号選択装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750146A JPS5750146A (en) | 1982-03-24 |
| JPS6259942B2 true JPS6259942B2 (ja) | 1987-12-14 |
Family
ID=14900514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12504780A Granted JPS5750146A (en) | 1980-09-09 | 1980-09-09 | Signal selector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5750146A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2516804B2 (ja) * | 1988-12-26 | 1996-07-24 | 株式会社小松製作所 | プラズマト−チ |
-
1980
- 1980-09-09 JP JP12504780A patent/JPS5750146A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750146A (en) | 1982-03-24 |
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