JPH0349393B2 - - Google Patents
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- Publication number
- JPH0349393B2 JPH0349393B2 JP59175836A JP17583684A JPH0349393B2 JP H0349393 B2 JPH0349393 B2 JP H0349393B2 JP 59175836 A JP59175836 A JP 59175836A JP 17583684 A JP17583684 A JP 17583684A JP H0349393 B2 JPH0349393 B2 JP H0349393B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- external terminal
- circuit
- internal circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置に関し、特に試験その他
の目的で通常動作とは異なつた動作をさせるた
め、通常使用範囲外の電圧または電流を外部から
印加する場合に内部回路を的確に保護する手段を
設けた半導体装置に関する。
の目的で通常動作とは異なつた動作をさせるた
め、通常使用範囲外の電圧または電流を外部から
印加する場合に内部回路を的確に保護する手段を
設けた半導体装置に関する。
（従来の技術）
従来、半導体記憶装置等の半導体装置におい
て、外部端子に通常使用範囲外の電圧を印加し、
この電圧を装置内部に設けた検出回路によつて検
出することにより通常動作とは別の動作をさせる
ことが行なわれている。例えば、消去可能なプロ
グラマブルリードオンリメモリ（EPROM）にお
いては、ある外部端子に通常の論理動作における
信号電圧よりも高い電圧を印加することにより全
ビツトのメモリセルをクリアすることが可能であ
る。
て、外部端子に通常使用範囲外の電圧を印加し、
この電圧を装置内部に設けた検出回路によつて検
出することにより通常動作とは別の動作をさせる
ことが行なわれている。例えば、消去可能なプロ
グラマブルリードオンリメモリ（EPROM）にお
いては、ある外部端子に通常の論理動作における
信号電圧よりも高い電圧を印加することにより全
ビツトのメモリセルをクリアすることが可能であ
る。
しかしながら、このような従来形の半導体装置
においては、入力耐圧の低い内部回路部分に接続
されている外部端子を利用しようとすると、その
外部端子に通常使用範囲外の電圧を印加した場合
に通常動作に使用するための内部回路が破壊され
るという不都合があつた。特に、通常使用範囲外
の電圧として通常使用時における電源電圧より高
い電圧を比較的長時間印加する場合等には内部回
路の入力トランジスタのゲート絶縁膜が破壊され
る等の不都合があるため、このような外部端子は
高電圧印加による動作モード変更に利用できない
という問題があつた。
においては、入力耐圧の低い内部回路部分に接続
されている外部端子を利用しようとすると、その
外部端子に通常使用範囲外の電圧を印加した場合
に通常動作に使用するための内部回路が破壊され
るという不都合があつた。特に、通常使用範囲外
の電圧として通常使用時における電源電圧より高
い電圧を比較的長時間印加する場合等には内部回
路の入力トランジスタのゲート絶縁膜が破壊され
る等の不都合があるため、このような外部端子は
高電圧印加による動作モード変更に利用できない
という問題があつた。
（発明が解決しようとする問題点）
本発明の目的は、前述の従来形における問題点
に鑑み、通常使用範囲外の電圧、電流を印加する
ことにより通常動作とは異なつた動作をさせる半
導体装置において、外部端子と内部回路との間に
クランプ回路を挿入するという構想に基づき、通
常動作と異なる動作をさせる場合における内部回
路の破壊を防止することにある。
に鑑み、通常使用範囲外の電圧、電流を印加する
ことにより通常動作とは異なつた動作をさせる半
導体装置において、外部端子と内部回路との間に
クランプ回路を挿入するという構想に基づき、通
常動作と異なる動作をさせる場合における内部回
路の破壊を防止することにある。
（問題点を解決するための手段）
上述の問題を解決するため、本発明によれば、
外部端子と、第１、第２の内部回路と、該外部端
子と該第１の内部回路との間に挿入され、前記外
部端子に印加された電圧が通常使用範囲外の電圧
のときには、前記外部端子の電圧が直接前記第１
の内部回路に印加されないようにするクランプ回
路と、前記外部端子の電圧が通常使用範囲外の電
圧か否かを判定する電圧判定回路とを具備し、前
記判定回路は、前記外部端子とアース線との間に
ゲートドレインが共通接続されたトランジスタが
複数個直列接続され、最終段のトランジスタの前
記外部端子側のノードは判定ノードとしてこの判
定ノードに前記第２の内部回路が接続されると共
に、該判定ノードとアース線との間にデプレツシ
ヨン型トランジスタが接続されて構成され、前記
外部端子の電圧が通常使用範囲外の電圧の場合は
前記判定ノードの電圧によつて前記第２の内部回
路が前記第１の内部回路に対して所定の動作を行
うことを特徴とする半導体装置が提供される。
外部端子と、第１、第２の内部回路と、該外部端
子と該第１の内部回路との間に挿入され、前記外
部端子に印加された電圧が通常使用範囲外の電圧
のときには、前記外部端子の電圧が直接前記第１
の内部回路に印加されないようにするクランプ回
路と、前記外部端子の電圧が通常使用範囲外の電
圧か否かを判定する電圧判定回路とを具備し、前
記判定回路は、前記外部端子とアース線との間に
ゲートドレインが共通接続されたトランジスタが
複数個直列接続され、最終段のトランジスタの前
記外部端子側のノードは判定ノードとしてこの判
定ノードに前記第２の内部回路が接続されると共
に、該判定ノードとアース線との間にデプレツシ
ヨン型トランジスタが接続されて構成され、前記
外部端子の電圧が通常使用範囲外の電圧の場合は
前記判定ノードの電圧によつて前記第２の内部回
路が前記第１の内部回路に対して所定の動作を行
うことを特徴とする半導体装置が提供される。
（作用）
上述のような構成により、試験その他の目的で
外部端子に例えば通常使用状態における電源電圧
よりも高い電圧を印加した場合には、該クランプ
回路によつて外部端子の電圧が直接内部回路に印
加されることがなくなり内部回路の破壊が的確に
防止される。
外部端子に例えば通常使用状態における電源電圧
よりも高い電圧を印加した場合には、該クランプ
回路によつて外部端子の電圧が直接内部回路に印
加されることがなくなり内部回路の破壊が的確に
防止される。
（実施例）
以下、添付の図面を参照して本発明の１実施例
につき説明する。添付の図面は、本発明の１実施
例に係わる半導体装置の入力部の回路を示す。同
図の回路においては、外部端子１と通常動作を行
なうための内部回路２の入力トランジスタ３のゲ
ートとの間に電圧クランプ回路４が接続されてい
る。電圧クランプ回路４は、例えばMISトランジ
スタ５を有し、ソースおよびドレインがそれぞれ
外部端子１および入力MISトランジスタ３のゲー
トに接続されている。MISトランジスタ５のゲー
トは例えば5Vの電源VCCに接続されている。ま
た、外部端子１には、該外部端子とグランド間に
直列接続されたMISトランジスタ６−１，６−
２，…，６−ｎとMISトランジスタ６−ｎに並列
接続されたデプレツシヨン型トランジスタ７とを
有する電圧判定回路が接続されており、この電圧
判定回路の出力ノードＮ１には例えば内部回路２
の動作試験を行なうための試験回路８が接続され
ている。電圧判定回路の各トランジスタ６−１，
６−２，…，６−ｎはそれぞれゲートとドレイン
が接続されており、デプレツシヨン型MISトラン
ジスタ７はゲートとソースが接続されている。な
お、試験回路８としては、内部回路の動作試験を
行なう回路に限定されず、例えば記憶装置のすべ
てのメモリセルをクリアする回路であつてもよ
い。
につき説明する。添付の図面は、本発明の１実施
例に係わる半導体装置の入力部の回路を示す。同
図の回路においては、外部端子１と通常動作を行
なうための内部回路２の入力トランジスタ３のゲ
ートとの間に電圧クランプ回路４が接続されてい
る。電圧クランプ回路４は、例えばMISトランジ
スタ５を有し、ソースおよびドレインがそれぞれ
外部端子１および入力MISトランジスタ３のゲー
トに接続されている。MISトランジスタ５のゲー
トは例えば5Vの電源VCCに接続されている。ま
た、外部端子１には、該外部端子とグランド間に
直列接続されたMISトランジスタ６−１，６−
２，…，６−ｎとMISトランジスタ６−ｎに並列
接続されたデプレツシヨン型トランジスタ７とを
有する電圧判定回路が接続されており、この電圧
判定回路の出力ノードＮ１には例えば内部回路２
の動作試験を行なうための試験回路８が接続され
ている。電圧判定回路の各トランジスタ６−１，
６−２，…，６−ｎはそれぞれゲートとドレイン
が接続されており、デプレツシヨン型MISトラン
ジスタ７はゲートとソースが接続されている。な
お、試験回路８としては、内部回路の動作試験を
行なう回路に限定されず、例えば記憶装置のすべ
てのメモリセルをクリアする回路であつてもよ
い。
上述の回路によつて、外部端子１に例えば電源
VCCの電圧からグランド電圧の範囲に近い通常使
用範囲の電圧が印加されている場合には、電圧ク
ランプ回路４のトランジスタ５がオンとなつてお
り、外部端子１の電圧がほぼそのまま入力トラン
ジスタ３に印加され、通常動作が行なわれる。な
お、電圧判定回路のトランジスタ６−１，６−
２，…，６−ｎの数は外部端子１に通常使用範囲
の電圧が印加されている場合にはすべてカツトオ
フされるように選択されている。したがつて、電
圧判定回路の出力Ｎ１が低レベルとなつており、
試験回路８は起動されない。
VCCの電圧からグランド電圧の範囲に近い通常使
用範囲の電圧が印加されている場合には、電圧ク
ランプ回路４のトランジスタ５がオンとなつてお
り、外部端子１の電圧がほぼそのまま入力トラン
ジスタ３に印加され、通常動作が行なわれる。な
お、電圧判定回路のトランジスタ６−１，６−
２，…，６−ｎの数は外部端子１に通常使用範囲
の電圧が印加されている場合にはすべてカツトオ
フされるように選択されている。したがつて、電
圧判定回路の出力Ｎ１が低レベルとなつており、
試験回路８は起動されない。
これに対して、外部端子１に例えば10から15V
程度の電圧が印加された場合には、電圧判定回路
のトランジスタ６−１，６−２，…，６−ｎの各
ゲートソース間の電圧がしきい値電圧以上とな
り、これらのトランジスタがオンとなる。これに
より、出力ノードＮ１にデプレツシヨン型トラン
ジスタのON抵抗により正の電圧が発生し試験回
路８が起動されて所定の試験動作等が行なわれ
る。この場合、電圧クランプ回路４のトランジス
タ５は外部端子１の電圧がVcc以上となつてもト
ランジスタ３のゲートがVcc−Vthのレベル（Vth
はトランジスタ５の閾値）まで上昇するとカツト
オフし、したがつて外部端子１の高電圧が直接入
力トランジスタ３に印加されることが防止され
る。このときトランジスタ５のドレイン（外部端
子１側）とゲート間に加わる電圧は外部端子１へ
印加された正電圧とVccとの差電圧であるから、
ゲート耐圧はトランジスタ３と同様のものでもゲ
ート破壊を生じない。
程度の電圧が印加された場合には、電圧判定回路
のトランジスタ６−１，６−２，…，６−ｎの各
ゲートソース間の電圧がしきい値電圧以上とな
り、これらのトランジスタがオンとなる。これに
より、出力ノードＮ１にデプレツシヨン型トラン
ジスタのON抵抗により正の電圧が発生し試験回
路８が起動されて所定の試験動作等が行なわれ
る。この場合、電圧クランプ回路４のトランジス
タ５は外部端子１の電圧がVcc以上となつてもト
ランジスタ３のゲートがVcc−Vthのレベル（Vth
はトランジスタ５の閾値）まで上昇するとカツト
オフし、したがつて外部端子１の高電圧が直接入
力トランジスタ３に印加されることが防止され
る。このときトランジスタ５のドレイン（外部端
子１側）とゲート間に加わる電圧は外部端子１へ
印加された正電圧とVccとの差電圧であるから、
ゲート耐圧はトランジスタ３と同様のものでもゲ
ート破壊を生じない。
上述においては、試験等の場合に外部端子１に
通常使用範囲外の電圧を使用する場合につき説明
したが、試験等を行なう場合外部端子１に通常使
用範囲外の電流を回すようにしてもよいことは明
らかである。なお、上述の回路におけるデプレツ
シヨン型トランジスタ７は外部端子１の電圧が通
常使用範囲内の場合に電圧判定回路の出力ノード
Ｎ１の電圧を確実にグランド電位にするために設
けられているものである。
通常使用範囲外の電圧を使用する場合につき説明
したが、試験等を行なう場合外部端子１に通常使
用範囲外の電流を回すようにしてもよいことは明
らかである。なお、上述の回路におけるデプレツ
シヨン型トランジスタ７は外部端子１の電圧が通
常使用範囲内の場合に電圧判定回路の出力ノード
Ｎ１の電圧を確実にグランド電位にするために設
けられているものである。
（発明の効果）
以上のように、本発明によれば、外部端子に通
常使用範囲外の電圧または電流を印加して通常動
作とは異なつた動作を行なう場合に、内部回路に
過電圧、過電流が印加されることが防止され内部
回路の破壊が的確に防止される。
常使用範囲外の電圧または電流を印加して通常動
作とは異なつた動作を行なう場合に、内部回路に
過電圧、過電流が印加されることが防止され内部
回路の破壊が的確に防止される。
添付の図面は、本発明の１実施例に係わる半導
体装置の入力部を示すブロツク回路図である。 １：外部端子、２：内部回路、３：入力トラン
ジスタ、４：電圧クランプ回路、５，６−１，６
−２，…，６−ｎ：MISトランジスタ、７：デプ
レツシヨン型MISトランジスタ、８：試験回路。
体装置の入力部を示すブロツク回路図である。 １：外部端子、２：内部回路、３：入力トラン
ジスタ、４：電圧クランプ回路、５，６−１，６
−２，…，６−ｎ：MISトランジスタ、７：デプ
レツシヨン型MISトランジスタ、８：試験回路。
Claims (1)
- 【特許請求の範囲】 １ 外部端子と、 第１、第２の内部回路と、 該外部端子と該第１の内部回路との間に挿入さ
れ、前記外部端子に印加された電圧が通常使用範
囲外の電圧のときには、前記外部端子の電圧が直
接前記第１の内部回路に印加されないようにする
クランプ回路と、 前記外部端子の電圧が通常使用範囲外の電圧か
否かを判定する電圧判定回路とを具備し、 前記判定回路は、前記外部端子とアース線との
間にゲートドレインが共通接続されたトランジス
タが複数個直列接続され、最終段のトランジスタ
の前記外部端子側のノードは判定ノードとしてこ
の判定ノードに前記第２の内部回路が接続される
と共に、該判定ノードとアース線との間にデプレ
ツシヨン型トランジスタが接続されて構成され、
前記外部端子の電圧が通常使用範囲外の電圧の場
合は前記判定ノードの電圧によつて前記第２の内
部回路が前記第１の内部回路に対して所定の動作
を行うことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175836A JPS6154468A (ja) | 1984-08-25 | 1984-08-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175836A JPS6154468A (ja) | 1984-08-25 | 1984-08-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6154468A JPS6154468A (ja) | 1986-03-18 |
| JPH0349393B2 true JPH0349393B2 (ja) | 1991-07-29 |
Family
ID=16003063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175836A Granted JPS6154468A (ja) | 1984-08-25 | 1984-08-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6154468A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133656A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor integrated circuit incorporated with test circuit |
| JPS5863172A (ja) * | 1981-10-12 | 1983-04-14 | Nec Corp | 入出力保護装置 |
| JPS5873162A (ja) * | 1981-10-28 | 1983-05-02 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1984
- 1984-08-25 JP JP59175836A patent/JPS6154468A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133656A (en) * | 1981-02-12 | 1982-08-18 | Nec Corp | Semiconductor integrated circuit incorporated with test circuit |
| JPS5863172A (ja) * | 1981-10-12 | 1983-04-14 | Nec Corp | 入出力保護装置 |
| JPS5873162A (ja) * | 1981-10-28 | 1983-05-02 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6154468A (ja) | 1986-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |