JP2614017B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に封止された半導体集積回路の構成回路素子に対する
しきい値電圧測定手段を含む半導体集積回路に関する。
特に封止された半導体集積回路の構成回路素子に対する
しきい値電圧測定手段を含む半導体集積回路に関する。
【０００２】
【従来の技術】従来、封止された半導体集積回路におい
ては、封止後における当該半導体集積回路に組込まれて
いる構成回路素子の電気的特性の良／不良をチェックす
るために、前記構成回路素子に対応するサンプル回路素
子の電気特性を測定する手段が内蔵され含まれている。
その半導体集積回路における電気的特性の測定回路部分
の一例が図２に示される。図２に示されるように、本従
来例は、測定用入力端子５３および５４と、測定用回路
素子として設けられているｐチャネル型ＭＯＳＦＥＴ２
１およびｎチャネル型ＭＯＳＦＥＴ２２とを備えて構成
されている。なお、本従来例においては、半導体集積回
路の主要部を形成する内部回路等は、説明上不要である
ため省略されており、図示されてはいない。
ては、封止後における当該半導体集積回路に組込まれて
いる構成回路素子の電気的特性の良／不良をチェックす
るために、前記構成回路素子に対応するサンプル回路素
子の電気特性を測定する手段が内蔵され含まれている。
その半導体集積回路における電気的特性の測定回路部分
の一例が図２に示される。図２に示されるように、本従
来例は、測定用入力端子５３および５４と、測定用回路
素子として設けられているｐチャネル型ＭＯＳＦＥＴ２
１およびｎチャネル型ＭＯＳＦＥＴ２２とを備えて構成
されている。なお、本従来例においては、半導体集積回
路の主要部を形成する内部回路等は、説明上不要である
ため省略されており、図示されてはいない。
【０００３】図２において、ｐチャネル型ＭＯＳＦＥＴ
２１のしきい値電圧を評価測定する場合には、外部入力
端子５３より測定用直流電圧を入力し、当該測定用直流
電圧を電源電圧ＶDDより順次低下させてゆく。これによ
り測定用回路素子であるｐチャネル型ＭＯＳＦＥＴ２１
のドレイン電圧およびゲート電圧は順次低下してゆく
が、この状態において外部入力端子５３においてｐチャ
ネル型ＭＯＳＦＥＴ２１のドレイン電流が測定される。
そして、外部入力端子５３において測定されたｐチャネ
ル型ＭＯＳＦＥＴ２１のドレイン電流が所定の決められ
ている電流値になった時点において、外部入力端子５３
における直流電圧を測定することにより、ｐチャネル型
ＭＯＳＦＥＴ２１のしきい値電圧が求められる。
２１のしきい値電圧を評価測定する場合には、外部入力
端子５３より測定用直流電圧を入力し、当該測定用直流
電圧を電源電圧ＶDDより順次低下させてゆく。これによ
り測定用回路素子であるｐチャネル型ＭＯＳＦＥＴ２１
のドレイン電圧およびゲート電圧は順次低下してゆく
が、この状態において外部入力端子５３においてｐチャ
ネル型ＭＯＳＦＥＴ２１のドレイン電流が測定される。
そして、外部入力端子５３において測定されたｐチャネ
ル型ＭＯＳＦＥＴ２１のドレイン電流が所定の決められ
ている電流値になった時点において、外部入力端子５３
における直流電圧を測定することにより、ｐチャネル型
ＭＯＳＦＥＴ２１のしきい値電圧が求められる。
【０００４】また、ｎチャネル型ＭＯＳＦＥＴ２２のし
きい値電圧を評価測定する場合には、外部入力端子５４
より入力される測定用直流電圧を０Ｖより順次上昇させ
てゆく。この測定用直流電圧の印加により、測定用回路
素子であるｎチャネル型ＭＯＳＦＥＴ２２のドレイン電
圧およびゲート電圧は順次上昇してゆき、この状態にお
いて、外部入力端子５４において測定されたｎチャネル
型ＭＯＳＦＥＴ２２のドレイン電流が、所定の決められ
ている電流値になった時点における外部入力端子５４に
おける直流電圧を測定することにより、ｎチャネル型Ｍ
ＯＳＦＥＴ１４のしきい値電圧が求められる。
きい値電圧を評価測定する場合には、外部入力端子５４
より入力される測定用直流電圧を０Ｖより順次上昇させ
てゆく。この測定用直流電圧の印加により、測定用回路
素子であるｎチャネル型ＭＯＳＦＥＴ２２のドレイン電
圧およびゲート電圧は順次上昇してゆき、この状態にお
いて、外部入力端子５４において測定されたｎチャネル
型ＭＯＳＦＥＴ２２のドレイン電流が、所定の決められ
ている電流値になった時点における外部入力端子５４に
おける直流電圧を測定することにより、ｎチャネル型Ｍ
ＯＳＦＥＴ１４のしきい値電圧が求められる。
【０００５】また、他の従来例としては、特開平３ー２
５５９６８号公報において「回路素子の特性評価測定用
回路」が提案されている。本提案の特徴は、半導体集積
回路として本来必要とされる一対の外部端子の間におい
て、評価測定の対象とするサンプル回路素子と直列に接
続されるスイッチング回路素子を設けて、当該スイッチ
ング回路素子の活性化／不活性化を、所定のテスト端子
に入力される信号のレベルにより切替制御することにあ
る。図３は、前記提案による回路素子の特性評価測定回
路の一実施例の主要部を示す回路図である。図３に示さ
れるように、当該実施例は、入力回路３６、３７および
内部回路（図示されない）を含む集積回路３５と、当該
集積回路３５に対応して設けられている外部入力端子５
５、５７、外部接地端子５６および外部テスト端子５８
とに対応して、保護抵抗３１および３２と、ｎチャネル
型ＭＯＳＦＥＴ３３と、サンプル回路素子として設けら
れているサンプルＭＯＳＦＥＴ３４とを備えて構成され
る。なお、上記サンプルＭＯＳＦＥＴ３４は、集積回路
３５の内部に組込まれているｎチャネル型ＭＯＳＦＥＴ
と同等に形成されており、信号線１０１と接地線１０３
との間において、スイッチング素子として機能するｎチ
ャネル型ＭＯＳＦＥＴ３３と直列に接続されている。
５５９６８号公報において「回路素子の特性評価測定用
回路」が提案されている。本提案の特徴は、半導体集積
回路として本来必要とされる一対の外部端子の間におい
て、評価測定の対象とするサンプル回路素子と直列に接
続されるスイッチング回路素子を設けて、当該スイッチ
ング回路素子の活性化／不活性化を、所定のテスト端子
に入力される信号のレベルにより切替制御することにあ
る。図３は、前記提案による回路素子の特性評価測定回
路の一実施例の主要部を示す回路図である。図３に示さ
れるように、当該実施例は、入力回路３６、３７および
内部回路（図示されない）を含む集積回路３５と、当該
集積回路３５に対応して設けられている外部入力端子５
５、５７、外部接地端子５６および外部テスト端子５８
とに対応して、保護抵抗３１および３２と、ｎチャネル
型ＭＯＳＦＥＴ３３と、サンプル回路素子として設けら
れているサンプルＭＯＳＦＥＴ３４とを備えて構成され
る。なお、上記サンプルＭＯＳＦＥＴ３４は、集積回路
３５の内部に組込まれているｎチャネル型ＭＯＳＦＥＴ
と同等に形成されており、信号線１０１と接地線１０３
との間において、スイッチング素子として機能するｎチ
ャネル型ＭＯＳＦＥＴ３３と直列に接続されている。
【０００６】図３において、サンプルＭＯＳＦＥＴ３４
の電気的特性を測定する場合には、外部テスト端子５８
より“１”レベルのテスト信号が入力され、ｎチャネル
型ＭＯＳＦＥＴ３３のゲートに印加される。これにより
スイッチング素子のｎチャネル型ＭＯＳＦＥＴ３３は導
通状態となり、外部入力端子５５および５７と、外部接
地端子５６を介して、サンプルＭＯＳＦＥＴ３４の非飽
和領域と飽和領域におけるしきい値電圧ＶTHおよび電流
伝達係数βなどの電気的特性を示すパラメータを測定す
ることが可能となる。この場合、スイッチング素子とし
て機能するｎチャネル型ＭＯＳＦＥＴ３３としては、サ
ンプルＭＯＳＦＥＴ３４の電気特性の測定に影響を与え
ないように、例えば、サンプルＭＯＳＦＥＴ３４のゲー
ト幅の約１０倍以上のゲート幅を持った、比較的に大き
いトランジスタサイズのＭＯＳＦＥＴを使用することが
必要となる。
の電気的特性を測定する場合には、外部テスト端子５８
より“１”レベルのテスト信号が入力され、ｎチャネル
型ＭＯＳＦＥＴ３３のゲートに印加される。これにより
スイッチング素子のｎチャネル型ＭＯＳＦＥＴ３３は導
通状態となり、外部入力端子５５および５７と、外部接
地端子５６を介して、サンプルＭＯＳＦＥＴ３４の非飽
和領域と飽和領域におけるしきい値電圧ＶTHおよび電流
伝達係数βなどの電気的特性を示すパラメータを測定す
ることが可能となる。この場合、スイッチング素子とし
て機能するｎチャネル型ＭＯＳＦＥＴ３３としては、サ
ンプルＭＯＳＦＥＴ３４の電気特性の測定に影響を与え
ないように、例えば、サンプルＭＯＳＦＥＴ３４のゲー
ト幅の約１０倍以上のゲート幅を持った、比較的に大き
いトランジスタサイズのＭＯＳＦＥＴを使用することが
必要となる。
【０００７】サンプルＭＯＳＦＥＴ３４の電気的特性の
評価測定が終了すると、外部テスト端子５８に入力され
る信号は“０”レベルとなり、これによりｎチャネル型
ＭＯＳＦＥＴ３３は非導通状態となる。従って、サンプ
ルＭＯＳＦＥＴ３４は、外部入力端子５５、５７および
外部接地端子５６と、これらの各端子に接続される集積
回路３５とを含む半導体集積回路とは、電気的に隔離さ
れた状態となり、以降においては、外部入力端子５５、
５７および外部接地端子５６と、集積回路３５とを含む
半導体集積回路の本来の正常動作が行われる。
評価測定が終了すると、外部テスト端子５８に入力され
る信号は“０”レベルとなり、これによりｎチャネル型
ＭＯＳＦＥＴ３３は非導通状態となる。従って、サンプ
ルＭＯＳＦＥＴ３４は、外部入力端子５５、５７および
外部接地端子５６と、これらの各端子に接続される集積
回路３５とを含む半導体集積回路とは、電気的に隔離さ
れた状態となり、以降においては、外部入力端子５５、
５７および外部接地端子５６と、集積回路３５とを含む
半導体集積回路の本来の正常動作が行われる。
【０００８】
【発明が解決しようとする課題】上述した従来の電気的
特性を評価測定することのできる半導体集積回路におい
ては、図２に示される従来例の場合には、測定用回路素
子として設けられているｐチャネル型ＭＯＳＦＥＴ１１
およびｎチャネル型ＭＯＳＦＥＴ１４に対して、当該測
定用回路素子の特性評価測定回路用として、専用の外部
入力端子５３および５４を、半導体集積回路の他の端子
とは独立に設ける必要があるという欠点がある。
特性を評価測定することのできる半導体集積回路におい
ては、図２に示される従来例の場合には、測定用回路素
子として設けられているｐチャネル型ＭＯＳＦＥＴ１１
およびｎチャネル型ＭＯＳＦＥＴ１４に対して、当該測
定用回路素子の特性評価測定回路用として、専用の外部
入力端子５３および５４を、半導体集積回路の他の端子
とは独立に設ける必要があるという欠点がある。
【０００９】また、図３の従来例の場合には、サンプル
ＭＯＳＦＥＴとしては、一種類のＭＯＳＦＥＴのみにつ
いての電気的特性の評価測定は可能であるが、複数種類
のＭＯＳＦＥＴの電気的特性を評価測定することは不可
能である。前述の図３に示される実施例の場合には、サ
ンプルＭＯＳＦＥＴ３４としてｎチャネル型ＭＯＳＦＥ
Ｔが設定されているが、例えば、集積回路３５の内部
に、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯ
ＳＦＥＴ等が共に組込まれており、これらの各ＭＯＳＦ
ＥＴに対する評価測定が必要とされる場合においては、
その内の何れか一方のＭＯＳＦＥＴの評価測定は可能で
はあるものの、もう一方のＭＯＳＦＥＴに対する評価測
定は不可能である。即ち、上記図３に示される従来の電
気的特性を評価測定することのできる半導体集積回路に
おいては、一対に限られた外部入力端子に対応して、単
一種類のＭＯＳＦＥＴのみについての電気的特性の評価
測定は可能であるが、複数種類のＭＯＳＦＥＴの電気的
特性を評価測定することには、対応することができない
という欠点がある。
ＭＯＳＦＥＴとしては、一種類のＭＯＳＦＥＴのみにつ
いての電気的特性の評価測定は可能であるが、複数種類
のＭＯＳＦＥＴの電気的特性を評価測定することは不可
能である。前述の図３に示される実施例の場合には、サ
ンプルＭＯＳＦＥＴ３４としてｎチャネル型ＭＯＳＦＥ
Ｔが設定されているが、例えば、集積回路３５の内部
に、ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯ
ＳＦＥＴ等が共に組込まれており、これらの各ＭＯＳＦ
ＥＴに対する評価測定が必要とされる場合においては、
その内の何れか一方のＭＯＳＦＥＴの評価測定は可能で
はあるものの、もう一方のＭＯＳＦＥＴに対する評価測
定は不可能である。即ち、上記図３に示される従来の電
気的特性を評価測定することのできる半導体集積回路に
おいては、一対に限られた外部入力端子に対応して、単
一種類のＭＯＳＦＥＴのみについての電気的特性の評価
測定は可能であるが、複数種類のＭＯＳＦＥＴの電気的
特性を評価測定することには、対応することができない
という欠点がある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、ソースが高電位電源に接続され、ドレインが、所定
のテスト信号により開閉制御される第１のスイッチング
回路素子を介して第２の外部入力端子に接続されて、第
１の測定用回路素子として設定されるｐチャネル型ＭＯ
ＳＦＥＴと、ドレインが、前記テスト信号により開閉制
御される第２のスイッチング回路素子を介して第１の外
部入力端子に接続され、ソースが低電位電源に接続され
て、第２の測定用回路素子として設定されるｎチャネル
型ＭＯＳＦＥＴと、前記第１の外部入力端子と前記ｐチ
ャネル型ＭＯＳＦＥＴのゲートとの間に挿入接続される
第１の保護抵抗と、前記第２の外部入力端子と前記ｎチ
ャネル型ＭＯＳＦＥＴのゲートとの間に挿入接続される
第２の保護抵抗と、を少なくとも備えて形成される前記
第１および第２の測定用回路素子に対する回路素子評価
測定手段を含み、前記第１および第２の外部入力端子
が、それぞれ前記第１および第２の保護抵抗を介して、
所定の内部回路に対する入力信号線に接合されることを
特徴としている。
は、ソースが高電位電源に接続され、ドレインが、所定
のテスト信号により開閉制御される第１のスイッチング
回路素子を介して第２の外部入力端子に接続されて、第
１の測定用回路素子として設定されるｐチャネル型ＭＯ
ＳＦＥＴと、ドレインが、前記テスト信号により開閉制
御される第２のスイッチング回路素子を介して第１の外
部入力端子に接続され、ソースが低電位電源に接続され
て、第２の測定用回路素子として設定されるｎチャネル
型ＭＯＳＦＥＴと、前記第１の外部入力端子と前記ｐチ
ャネル型ＭＯＳＦＥＴのゲートとの間に挿入接続される
第１の保護抵抗と、前記第２の外部入力端子と前記ｎチ
ャネル型ＭＯＳＦＥＴのゲートとの間に挿入接続される
第２の保護抵抗と、を少なくとも備えて形成される前記
第１および第２の測定用回路素子に対する回路素子評価
測定手段を含み、前記第１および第２の外部入力端子
が、それぞれ前記第１および第２の保護抵抗を介して、
所定の内部回路に対する入力信号線に接合されることを
特徴としている。
【００１１】なお、前記第１および第２のスイッチング
回路素子としては、それぞれ前記テスト信号をゲート入
力とするトランスファゲートにより形成してもよく、ま
た、前記低電位電源としては、接地電位電源を設定して
もよい。
回路素子としては、それぞれ前記テスト信号をゲート入
力とするトランスファゲートにより形成してもよく、ま
た、前記低電位電源としては、接地電位電源を設定して
もよい。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、所定の内
部回路（図示されない）および外部入力端子５１、５２
に対応して、測定用回路素子であるｐチャネル型ＭＯＳ
ＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１４と、ト
ランスファゲート１２および１３と、保護抵抗１５およ
び１６と、本実施例の半導体集積回路の内部回路に対す
る入力回路として機能するインバータ１７および１８と
を備えて構成される。
である。図１に示されるように、本実施例は、所定の内
部回路（図示されない）および外部入力端子５１、５２
に対応して、測定用回路素子であるｐチャネル型ＭＯＳ
ＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１４と、ト
ランスファゲート１２および１３と、保護抵抗１５およ
び１６と、本実施例の半導体集積回路の内部回路に対す
る入力回路として機能するインバータ１７および１８と
を備えて構成される。
【００１４】図１において、測定用回路素子ｐチャネル
型ＭＯＳＦＥＴ１１およびｎチャネルＭＯＳＦＥＴ１４
のしきい値電圧を測定する場合には、まず、“１”レベ
ルのテスト信号１０４がトランスファゲート１２および
１３に入力されて、これらのトランスファゲートが活性
化されて導通状態となり、測定用回路素子ｐチャネル型
ＭＯＳＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１４
のしきい値電圧測定状態が設定される。
型ＭＯＳＦＥＴ１１およびｎチャネルＭＯＳＦＥＴ１４
のしきい値電圧を測定する場合には、まず、“１”レベ
ルのテスト信号１０４がトランスファゲート１２および
１３に入力されて、これらのトランスファゲートが活性
化されて導通状態となり、測定用回路素子ｐチャネル型
ＭＯＳＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１４
のしきい値電圧測定状態が設定される。
【００１５】ｎチャネル型ＭＯＳＦＥＴ１４のしきい値
電圧を評価測定する場合には、外部入力端子５２より入
力される測定用直流電圧を０Ｖより順次上昇させてゆ
く。この測定用直流電圧の印加により、測定用回路素子
であるｎチャネル型ＭＯＳＦＥＴ１４のゲート電圧は順
次上昇し、また、もう一方の測定用回路素子であるｐチ
ャネル型ＭＯＳＦＥＴ１１のドレイン電圧も順次上昇す
る。この状態においては、外部入力端子５１においてｐ
チャネル型ＭＯＳＦＥＴ１１のドレイン電流が測定され
る。そして、外部入力端子５１において測定されたｐチ
ャネル型ＭＯＳＦＥＴ１１のドレイン電流が、所定の決
められている電流値になった時点における外部入力端子
５２における直流電圧を測定することにより、ｎチャネ
ル型ＭＯＳＦＥＴ１４のしきい値電圧が求められる。
電圧を評価測定する場合には、外部入力端子５２より入
力される測定用直流電圧を０Ｖより順次上昇させてゆ
く。この測定用直流電圧の印加により、測定用回路素子
であるｎチャネル型ＭＯＳＦＥＴ１４のゲート電圧は順
次上昇し、また、もう一方の測定用回路素子であるｐチ
ャネル型ＭＯＳＦＥＴ１１のドレイン電圧も順次上昇す
る。この状態においては、外部入力端子５１においてｐ
チャネル型ＭＯＳＦＥＴ１１のドレイン電流が測定され
る。そして、外部入力端子５１において測定されたｐチ
ャネル型ＭＯＳＦＥＴ１１のドレイン電流が、所定の決
められている電流値になった時点における外部入力端子
５２における直流電圧を測定することにより、ｎチャネ
ル型ＭＯＳＦＥＴ１４のしきい値電圧が求められる。
【００１６】同様にして、ｐチャネル型ＭＯＳＦＥＴ１
１のしきい値電圧を求める場合には、外部入力端子５１
より入力される測定用直流電圧を電源電圧ＶDDより順次
低下させてゆく。この測定用直流電圧の低減印加によ
り、測定用回路素子であるｐチャネル型ＭＯＳＦＥＴ１
１のゲート電圧は順次低下し、また、もう一方の測定用
回路素子であるｎチャネル型ＭＯＳＦＥＴ１４のドレイ
ン電圧も順次低下してゆく。この状態において、外部入
力端子５２においてｐチャネル型ＭＯＳＦＥＴ１１のド
レイン電流が測定される。そして、外部入力端子５２に
おいて測定されたｐチャネル型ＭＯＳＦＥＴ１１のドレ
イン電流が当該測定電流値が所定の決められている電流
値になった時点における外部入力端子５１における直流
電圧を測定することにより、ｐチャネル型ＭＯＳＦＥＴ
１１のしきい値電圧が求められる。
１のしきい値電圧を求める場合には、外部入力端子５１
より入力される測定用直流電圧を電源電圧ＶDDより順次
低下させてゆく。この測定用直流電圧の低減印加によ
り、測定用回路素子であるｐチャネル型ＭＯＳＦＥＴ１
１のゲート電圧は順次低下し、また、もう一方の測定用
回路素子であるｎチャネル型ＭＯＳＦＥＴ１４のドレイ
ン電圧も順次低下してゆく。この状態において、外部入
力端子５２においてｐチャネル型ＭＯＳＦＥＴ１１のド
レイン電流が測定される。そして、外部入力端子５２に
おいて測定されたｐチャネル型ＭＯＳＦＥＴ１１のドレ
イン電流が当該測定電流値が所定の決められている電流
値になった時点における外部入力端子５１における直流
電圧を測定することにより、ｐチャネル型ＭＯＳＦＥＴ
１１のしきい値電圧が求められる。
【００１７】このようにして、“１”レベルのテスト信
号１０４の入力により、ｐチャネル型ＭＯＳＦＥＴ１１
およびｎチャネル型ＭＯＳＦＥＴ１４のしきい値電圧が
求められるが、このしきい値電圧の測定後において当該
半導体集積回路を本来の動作状態に復帰させる場合に
は、“１”レベルのテスト信号１０４がトランスファゲ
ート１２および１３に入力される。これにより、これら
のトランスファゲート１２および１３は共に不活性化さ
れて非導通状態となり、測定用回路素子のｐチャネル型
ＭＯＳＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１４
は、共に外部入力端子５１および５２と、保護抵抗１
５、１６およびインバータ１７、１８を介して接続され
る内部回路（図示されない）とを含む半導体集積回路と
は、電気的に隔離された状態となり、以降においては、
外部入力端子５１および５２と、内部回路（図示されな
い）とを含む半導体集積回路の本来の正常動作が行われ
る。なお、図１において、保護抵抗１５および１６と、
入力回路として機能するインバータ１７および１８は、
電気的特性の評価測定時において、内部回路に対する保
護回路として作用する。
号１０４の入力により、ｐチャネル型ＭＯＳＦＥＴ１１
およびｎチャネル型ＭＯＳＦＥＴ１４のしきい値電圧が
求められるが、このしきい値電圧の測定後において当該
半導体集積回路を本来の動作状態に復帰させる場合に
は、“１”レベルのテスト信号１０４がトランスファゲ
ート１２および１３に入力される。これにより、これら
のトランスファゲート１２および１３は共に不活性化さ
れて非導通状態となり、測定用回路素子のｐチャネル型
ＭＯＳＦＥＴ１１およびｎチャネル型ＭＯＳＦＥＴ１４
は、共に外部入力端子５１および５２と、保護抵抗１
５、１６およびインバータ１７、１８を介して接続され
る内部回路（図示されない）とを含む半導体集積回路と
は、電気的に隔離された状態となり、以降においては、
外部入力端子５１および５２と、内部回路（図示されな
い）とを含む半導体集積回路の本来の正常動作が行われ
る。なお、図１において、保護抵抗１５および１６と、
入力回路として機能するインバータ１７および１８は、
電気的特性の評価測定時において、内部回路に対する保
護回路として作用する。
【００１８】即ち、本実施例においては、本来は半導体
集積回路用として用いられる一対の外部入力端子５１お
よび５２を利用して、これらの外部入力端子に対応し
て、内部回路に組込まれているｐチャネル型ＭＯＳＦＥ
Ｔおよびｎチャネル型ＭＯＳＦＥＴを含む２個のＭＯＳ
ＦＥＴがそれぞれ測定用回路素子として設定されてお
り、これらの二つのＭＯＳＦＥＴそれぞれのしきい値電
圧を、極めて容易な操作手順により評価測定することが
可能となる。
集積回路用として用いられる一対の外部入力端子５１お
よび５２を利用して、これらの外部入力端子に対応し
て、内部回路に組込まれているｐチャネル型ＭＯＳＦＥ
Ｔおよびｎチャネル型ＭＯＳＦＥＴを含む２個のＭＯＳ
ＦＥＴがそれぞれ測定用回路素子として設定されてお
り、これらの二つのＭＯＳＦＥＴそれぞれのしきい値電
圧を、極めて容易な操作手順により評価測定することが
可能となる。
【００１９】なお、図１に示される実施例においては、
トランスファゲート１２および１３をスイッチング回路
素子として用いているが、これをＭＯＳＦＥＴによるス
イッチング回路素子に置換えても同様の効果が得られる
ことは云うまでもない。
トランスファゲート１２および１３をスイッチング回路
素子として用いているが、これをＭＯＳＦＥＴによるス
イッチング回路素子に置換えても同様の効果が得られる
ことは云うまでもない。
【００２０】
【発明の効果】以上説明したように、本発明は、一対の
外部入力端子に対応して、テスト信号により活性化／不
活性化を制御されるトランスファゲートを介して一対の
ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦ
ＥＴのしきい値電圧を評価測定することが可能となり、
本来は半導体集積回路用として用いられる一対の外部入
力端子を流用することにより、当該一対の外部入力端子
に対して、２種類のＭＯＳＦＥＴの電気的特性を容易に
評価測定することができるという効果がある。
外部入力端子に対応して、テスト信号により活性化／不
活性化を制御されるトランスファゲートを介して一対の
ｐチャネル型ＭＯＳＦＥＴおよびｎチャネル型ＭＯＳＦ
ＥＴのしきい値電圧を評価測定することが可能となり、
本来は半導体集積回路用として用いられる一対の外部入
力端子を流用することにより、当該一対の外部入力端子
に対して、２種類のＭＯＳＦＥＴの電気的特性を容易に
評価測定することができるという効果がある。
【図１】本発明の一実施例の要部を示す回路図である。
【図２】従来例の要部を示す回路図である。
【図３】他の従来例の要部を示す回路図である。
１１、２１ ｐチャネル型ＭＯＳＦＥＴ １２、１３ トランスファゲート １４、２２、３３ ｎチャネル型ＭＯＳＦＥＴ １５、１６、３１、３２ 保護抵抗 １７、１８ インバータ ３４ サンプルＭＯＳＦＥＴ ３５ 集積回路 ３６、３７ 入力回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04
Claims (3)
- 【請求項１】 ソースが高電位電源に接続され、ドレイ
ンが、所定のテスト信号により開閉制御される第１のス
イッチング回路素子を介して第２の外部入力端子に接続
されて、第１の測定用回路素子として設定されるｐチャ
ネル型ＭＯＳＦＥＴと、 ドレインが、前記テスト信号により開閉制御される第２
のスイッチング回路素子を介して第１の外部入力端子に
接続され、ソースが低電位電源に接続されて、第２の測
定用回路素子として設定されるｎチャネル型ＭＯＳＦＥ
Ｔと、 前記第１の外部入力端子と前記ｐチャネル型ＭＯＳＦＥ
Ｔのゲートとの間に挿入接続される第１の保護抵抗と、 前記第２の外部入力端子と前記ｎチャネル型ＭＯＳＦＥ
Ｔのゲートとの間に挿入接続される第２の保護抵抗と、 を少なくとも備えて形成される前記第１および第２の測
定用回路素子に対する回路素子評価測定手段を含み、前
記第１および第２の外部入力端子が、それぞれ前記第１
および第２の保護抵抗を介して、所定の内部回路に対す
る入力信号線に接合されることを特徴とする半導体集積
回路。 - 【請求項２】 前記第１および第２のスイッチング回路
素子が、それぞれ前記テスト信号をゲート入力とするト
ランスファゲートにより形成される請求項１記載の半導
体集積回路。 - 【請求項３】前記低電位電源として、接地電位電源が設
定される請求項１または請求項２記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6133493A JP2614017B2 (ja) | 1994-06-16 | 1994-06-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6133493A JP2614017B2 (ja) | 1994-06-16 | 1994-06-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH085702A JPH085702A (ja) | 1996-01-12 |
| JP2614017B2 true JP2614017B2 (ja) | 1997-05-28 |
Family
ID=15106064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6133493A Expired - Lifetime JP2614017B2 (ja) | 1994-06-16 | 1994-06-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2614017B2 (ja) |
-
1994
- 1994-06-16 JP JP6133493A patent/JP2614017B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH085702A (ja) | 1996-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970114 |