JPH0346841A - 同期保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 通信装置の入力部と伝送路とのインタフェース部に使用
される同期保護回路に関し、 ｎ回不一致の次のビットに正しい一致パルスが入力され
た時、これを検出して同期の復帰を即時に行う同期保護
回路を提供することを目的とし、周期的にフレームパル
スを含む信号データを分岐した一方を入力し、カウンタ
部からのフレーム周期で出力されるパルスのタイミング
において、入力信号データがフレームパルスか否かを判
定し、それぞれの場合に応じて所定の信号データを出力
する一致検出回路と、一致検出回路の出力に１段縦続に
接続され、入力信号データを記憶し、カウンタ部からの
フレーム周期で出力されるクロックにより信号データを
出力し、ｎ回のフレーム周期にわたって入力信号データ
がフレームパルスと判定されなかった時最終段からアラ
ームを出力する記憶回路と、ｎ段の記憶回路のそれぞれ
の入／出力間に挿入され、一致検出回路の出力とそれぞ
れの記憶回路の出力との論理積を求める論理積回路と、
ｎ段目の記憶回路の出力及び入力信号データを分岐した
他方を入力して、フレーム周期で記憶回路に記憶したデ
ータを出力するためのクロックを出力し、かつｎ段目の
記憶回路からアラームを入力した時入力信号データから
フレームパルスを検出して、フレームパルス及びフレー
ム周期のタイミングで一致検出回路において入力信号デ
ータがフレームパルスか否かを判定するためのパルスを
出力するカウンタ部とで構成する。

（産業上の利用分野〕 本発明は、通信装置の入力部と伝送路とのインタフェー
ス部に使用される同期保護回路の改良に関するものであ
る。

信号データを時分割多重化して伝送する時、各チャネル
の信号データ（パルス）を順番に周期的に配置し、各周
期ごとに特定のパターンを有するフレーム同期パルスが
付加挿入される。受信側（通信装置の人力部等）ではフ
レームの周期ごとにパルス列ヲチェックし、フレーム同
期パルスを検出して同期の保護を行う。

この際、ｎ回不一致の次のビットに正しい一致パルスが
入力された時、これを検出してフレーム同期の復帰を即
時に行う同期保護回路が要望されている。

〔従来の技術〕

第４図は従来例の同期保護回路の構成を示すブロック図
である。

第５図は従来例の回路の動作を説、明するタイムチャー
トである。

第６図は従来例におけるパルス幅のせまいパルス出力を
説明する図である。

第４図において、一致検出回路Ｉの一方の入力端子ａに
フレームパルス（Ｆ）を含むデータ列が順次入力される
。又、一致検出回路１の他方の入力端子すにはカウンタ
部５の出力の一致検出用パルスが入力される。一致検出
回路１において入力信号データがフレームパルス（Ｆ）
か否かの判定が行われ、フレームパルス（Ｆ）の時には
“Ｏ”を出力し、フレームパルス（Ｆ）でない時には“
１”を出力する。

上記出力をフリップフロップ（以下ＦＦと称する）２−
１のＤ端子に加え、−時記憶する。ＦＦ２−１のクロッ
ク（Ｃ）端子にはカウンタ部５からフレーム周期で出力
するクロックパルスを加える。そして上記０Ｍ子にクロ
ックを加えるごとに、ＦＦ２−１のＤ端子に入力して記
憶したデータはＱ端子から出力される。上記Ｑ端子出力
は分岐してＦＦ２−２のＤ端子に加えられるとともに、
論理積回路（以下ＡＮＤ回路と称する）３に加えられる
。

ＦＦ２−２においてもＦＦ２−１における動作と同じ動
作を行い、Ｑ端子出力は分岐してＦＦ２−３のＤ端子に
加えられるとともに、ＡＮＤ回路３に加えられる。

以下、ＦＦ２−３〜ＦＦ２−ｎにおいても上述と同様の
動作を行う。そしてＡＮＤ回路３においてＦＦ２−１〜
ＦＦ２−ｎのＱ端子出力の論理積が求められる。

ここで、一致検出回路１の出力がｎ回のフレーム周期に
わたってすべて“１”の時、即ちフレームパルスでない
時にはＡＮＩ）回路３は１″を出力し、この出力がＦＦ
４のＤ端子に加えられる。そして信号データとともに伝
送されるクロックをＣ端子に加えることにより、第５図
に示すようにｎ段不−致としてＦＦ４のＱ端子からアラ
ーム（“ｔ“）が出力されるとともに、これを示す制御
信号がカウンタ部５に加えられる。

カウンタ部５では上記制御信号を受信して、一致検出回
路１に加える信号データを分岐して人力した信号データ
からフレームパルスを検出した後、カウンタの初期化を
行う。そしてカウントを開始し、フレームパルスのタイ
ミングからフレーム周期毎にパルスを出力し、一致検出
回路ｌのｂ端子に加える。この結果、一致検出回路ｌで
はフレームパルス（Ｆ）が検出され、“０”を出力する
。この出力がＦＦ２−１〜ＦＦ２−ｎのＤ／Ｑ端子に順
次大／出力される。ＡＮＤ回路３では“０”が入力され
る結果、出力も“０”となりＦＦ４のＤ端子には“Ｏｎ
が、入力される。

この結果、ｎ回のフレーム周期にわたって同期の保護が
行われる。

尚、ＦＦ２−１〜ＦＦ２−ｎには特性のばらつきがあり
、例えばＦＦ２−１のＱ出力のタイミングが少し遅れて
“１”から“０”になり、又ＦＰ２−ｎのＱ端子から少
し早いタイミングで不一致を示す“１″′が出力される
時、第６図に示すようにＡＮＤ回路３からはパルス幅の
せまいパルスが現れる場合がある。これは不要な成分で
ありこれを除去するためにＦＦ４を設け、一定のパルス
幅よりせまいパルスをＦＦ４のＤ端子に入力した時には
ＦＦ４で”１″　とみなさず、クロックにより“θ′を
出力する。

〔発明が解決しようとする課題〕

しかしながら上述の回路においては、ＦＦ４のためにア
ラーム検出が１ビツト遅れてしまう。このため、ｎ回目
不一致の次のビットに正しい一致パルスが入力された場
合、第５図に示すようにそのビットは検出されず次の一
致パルスによって検出され、ｌフレーム分同期復帰が遅
れるという問題点があった。

したがって本発明の目的は、ｎ回不一致の次のビットに
正しい一致パルスが入力された時、これを検出して同期
の復帰を即時に行う同期保護回路を提供することにある
。

〔課題を解決するための手段〕

上記問題点は第１図に示す回路構成によって解決される
。

即ち第１図において、１００は周期的にフレームパルス
を含む信号データを分岐した一方を入力し、カウンタ部
からのフレーム周期で出力されるパルスのタイミングに
おいて、入力信号データがフレームパルスか否かを判定
し、それぞれの場合に応じて所定の信号データを出力す
る一致検出回路である。

２００−１〜２００−ｎは一致検出回路の出力に１段縦
続に接続され、入力信号データを記憶し、カウンタ部か
らのフレーム周期で出力されるクロックにより信号デー
タを出力し、ｎ回のフレーム周期にわたって入力信号デ
ータがフレームパルスと判定されなかった時最終段から
アラームを出力する記憶回路である。

６００−１〜６００−（ｎ−１）はｎ段の記憶回路のそ
れぞれの入／出力間に挿入され、一致検出回路の出力と
それぞれの記憶回路の出力との論理積を求める論理積回
路である。

５００はｎ段目の記憶回路の出力及び入力信号データを
分岐した他方を入力して、フレーム周期で該記憶回路に
記憶したデータを出力するためのクロックを出力し、か
つｎ段目の記憶回路からアラームを入力した時人力信号
データからフレームパルスヲ検出して、フレームパルス
及びフレーム周期のタイミングで一致検出回路において
入力信号データがフレームパルスか否かを判定するため
のパルスを出力するカウンタ部である。

〔作　用〕

第１図において、ｎ回のフレーム周期にわたって入力信
号データがフレームパルスと判定されなかった時最終段
（ｎ段目）の記憶回路２００−ｎからアラームを出力し
、カウンタ部５００に入力する。

カウンタ部５００には入力信号データを分岐した信号デ
ータを入力しているが、上記アラームを入力した時入力
信号データからフレームパルスを検出して、フレームパ
ルス及びフレーム周期のタイミングで一致検出回路１０
０において入力信号データがフレームパルスか否かを判
定するためのパルスを出力する。この結果、一致検出回
路１００において入力信号データがフレームパルスと判
定した時、一致検出回路１００では対応する信号（例え
ば“０”）を出力しこれが論理積回路６００−（ｎ−１
）の一方の入力端子に加えられる。そして論理積回路６
００−（ｎ−１）は対応する信号“０″を出力し、記憶
回路２００−ｎに入力する。記憶回路２００−ｎは“０
”を出力する。

この結果、ｎ回不一致の次のビットに正しい一致パルス
が入力された時、これを検出して同期の復帰を即時に行
うことができる。

〔実施例〕

第２図は本発明の実施例の回路の構成を示すブロック図
である。

第３図は実施例の動作を説明するタイムチャートである
。

全図を通じて同一符号は同一対象物を示す。

第２図において、一致検出回路１０で入力データビット
がフレームパルス（Ｆ）でない、いわゆる不一致が検出
されると、一致検出回路１０から“１”が出力されＦＦ
２０−１のＤ端子に入力されるとともに、ＡＮＤ回路６
０−１〜６０−　（ｎ−１）の一方の入力端子に入力さ
れる。ＦＦ２０−１のＣ端子に加えられる次のフレーム
周期のクロックで“１”がＦＦ２０−１のＣ端子から出
力され、ＡＮＤ回路６０−１の他方の入力端子に加えら
れる。ＡＮＤ回路６０−１は“１′を出力し、ＦＦ２０
−２（７）　Ｄ端子に加える。

以下、一致検出回路１０で不一致が連続して検出される
と同様に“ｌ”を出力し、上述と同じ動作を繰り返しＦ
Ｆ２０−１．２０−２．２０−３１、・・・、２Ｏ−（
ｎ−１）のＤ端子に順次“ビが入力され、Ｃ端子から“
１”を出力する。そしてＡＮＤ回路６Ｏ−（ｎ−１）の
出力も“１”となり、ＦＦ２０−ｎのＤ端子に“１＃が
入力されＣ端子から＠１”が出力される。

この結果、ｎ回不一致としてアラームが出力される。

又、上記連続してｎ回不一致の後一致検出回路１０で一
致（フレームパルス）が検出されると、一致検出回路１
０は“０”を出力しＡＮＤ回路６０−　（ｎ−１）の一
方の入力も“ｏ”　となるため、ＡＮＤ回路６Ｏ−（ｎ
−１）は０”を出力する。この結果、ＦＦ２０−ｎのＤ
端子には“Ｏ″が入力され、Ｃ端子から“Ｏ”が出力さ
れる。

この結果、ｎ回不一致の次のビットに正しい一致パルス
が入力された時、即検出して同期の復帰を即時に行うこ
とができる。

〔発明の効果〕

以上説明したように本発明によれば、ｎ回不−致の次の
ビットに正しい一致パルスが入力された時、これを検出
して同期の復帰を即時に行うことができる。

第４図は従来例の同期保護回路の構成を示すブロック図
、 第５図は従来例の回路の動作を説明するタイムチャート
、 第６図は従来例におけるパルス幅のせまいパルス出力を
説明する図である。

図において １００は一致検出回路、 ２００−１〜２００−ｎは記憶回路、 ５００はカウンタ部、 ６００−１〜６００−　（ｎ−１）は論理積回路を示す
。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の回路の構成を示すブロック図
、 第３図は実施例の動作を説明するタイムチャー晴間 第 図

Claims (1)

1. 【特許請求の範囲】 周期的にフレームパルスを含む信号データを分岐した一
   方を入力し、カウンタ部（５００）からの該フレーム周
   期で出力されるパルスのタイミングにおいて、該入力信
   号データがフレームパルスか否かを判定し、それぞれの
   場合に応じて所定の信号データを出力する一致検出回路
   （１００）と、該一致検出回路の出力にｎ段縦続に接続
   され、入力信号データを記憶し、該カウンタ部からの該
   フレーム周期で出力されるクロックにより該信号データ
   を出力し、ｎ回のフレーム周期にわたって該入力信号デ
   ータがフレームパルスと判定されなかった時最終段から
   アラームを出力する記憶回路（２００−１〜２００−ｎ
   ）と、 該ｎ段の記憶回路のそれぞれの入／出力間に挿入され、
   該一致検出回路の出力とそれぞれの記憶回路の出力との
   論理積を求める論理積回路（６００−１〜６００−（ｎ
   −１））と、 該ｎ段目の記憶回路の出力及び入力信号データを分岐し
   た他方を入力して、該フレーム周期で該記憶回路に記憶
   したデータを出力するためのクロックを出力し、かつ該
   ｎ段目の記憶回路からアラームを入力した時該入力信号
   データからフレームパルスを検出して、該フレームパル
   ス及びフレーム周期のタイミングで該一致検出回路にお
   いて入力信号データがフレームパルスか否かを判定する
   ためのパルスを出力するカウンタ部（５００）とを有す
   ることを特徴とする同期保護回路。