JPH0346254A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0346254A JPH0346254A JP18056789A JP18056789A JPH0346254A JP H0346254 A JPH0346254 A JP H0346254A JP 18056789 A JP18056789 A JP 18056789A JP 18056789 A JP18056789 A JP 18056789A JP H0346254 A JPH0346254 A JP H0346254A
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- gate array
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000009792 diffusion process Methods 0.000 claims abstract description 10
- 230000008859 change Effects 0.000 abstract description 11
- 238000000034 method Methods 0.000 abstract description 8
- 230000008569 process Effects 0.000 abstract description 7
- 230000003321 amplification Effects 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract description 3
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 3
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- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はゲートアレーを用いた半導体集積回路に関し、
ユーザーの要求に応じて複数個の出力駆動トランジスタ
の個々駆動能力を任意に変更しうるような半導体集積回
路を提供することを目的とし、内部ゲート回路に接続さ
れたバイポーラ型トランジスタを出力駆動トランジスタ
として有するバッファー回路が複数個配置されているゲ
ートアレーであって、該出力駆動トランジスタのベース
電流を必要に応じて任意に調整しうるベース電流調整手
段が該バッファー回路内に設けられるように構成する。
ユーザーの要求に応じて複数個の出力駆動トランジスタ
の個々駆動能力を任意に変更しうるような半導体集積回
路を提供することを目的とし、内部ゲート回路に接続さ
れたバイポーラ型トランジスタを出力駆動トランジスタ
として有するバッファー回路が複数個配置されているゲ
ートアレーであって、該出力駆動トランジスタのベース
電流を必要に応じて任意に調整しうるベース電流調整手
段が該バッファー回路内に設けられるように構成する。
本発明は半導体集積回路の改良に関するものであり、更
に詳しくは、ゲートアレー型半導体集積回路における出
力駆動トランジスタの駆動出力が必要に応じて任意に変
更出来るように構成された半導体集積回路に関するもの
である。
に詳しくは、ゲートアレー型半導体集積回路における出
力駆動トランジスタの駆動出力が必要に応じて任意に変
更出来るように構成された半導体集積回路に関するもの
である。
従来、同一チップ内にトランジスタを複数個予め設けて
おき、ユーザーの要求に応じて配線を適宜変更して必要
な論理ゲート回路やバッファー回路を構成することは一
般にゲートアレーとして知られでいる。然しなからかか
る従来のゲートアレーにおいてはＭＯＳＦＥＴ等の予め
能力特性の定められた同一のトランジスタを多数固定し
て配置したものがユーザーに提供されているため、形成
しうる論理回路の種類には限界があり又出力バッファー
回路を形成したとしてもその駆動能力は一定のものに固
定されものしか得られないという問題があった。
おき、ユーザーの要求に応じて配線を適宜変更して必要
な論理ゲート回路やバッファー回路を構成することは一
般にゲートアレーとして知られでいる。然しなからかか
る従来のゲートアレーにおいてはＭＯＳＦＥＴ等の予め
能力特性の定められた同一のトランジスタを多数固定し
て配置したものがユーザーに提供されているため、形成
しうる論理回路の種類には限界があり又出力バッファー
回路を形成したとしてもその駆動能力は一定のものに固
定されものしか得られないという問題があった。
処で近年になって、特にＢＩＣＭＯ５からなるゲートア
レー分野においては同一チップ内に駆動能力の互に異な
る出力バッファー回路を形成したいというユーザー側の
要求が強まって来ており、これに対応するためにはバル
クから設計変更をする必要があり、従って当該チップを
製造するためにはコストの増加と時間が大幅にかかって
しまうという欠点があった。
レー分野においては同一チップ内に駆動能力の互に異な
る出力バッファー回路を形成したいというユーザー側の
要求が強まって来ており、これに対応するためにはバル
クから設計変更をする必要があり、従って当該チップを
製造するためにはコストの増加と時間が大幅にかかって
しまうという欠点があった。
即ち近年、機器の高機能化と小型化の流れに従って１つ
のチップに複数の機能を保持させようとする要求が高ま
って来ており、例えば、ある出力バッファー回路では駆
動能力を上げる必要から電流を２０ｍＡ流し、他の出力
バッファー回路では駆動能力は少くてよいがノイズに強
い回路にしたいため電流を１０隋八流したいというよう
な要望が高まって来ている。
のチップに複数の機能を保持させようとする要求が高ま
って来ており、例えば、ある出力バッファー回路では駆
動能力を上げる必要から電流を２０ｍＡ流し、他の出力
バッファー回路では駆動能力は少くてよいがノイズに強
い回路にしたいため電流を１０隋八流したいというよう
な要望が高まって来ている。
一方上記のような同一チップ内に多目的回路を形成する
ために要求される電流の最大値をとりうるようなトラン
ジスタを予め設ければよいとの考え方もあるが、工業規
格上の基準電流を流す必要があること、又一部のトラン
ジスタでは能力オーバーが発生すること等の理由から、
単にトランジスタの最大電流値に標準を合せてチップを
設計すれば良いとの考え方は現実的ではない。
ために要求される電流の最大値をとりうるようなトラン
ジスタを予め設ければよいとの考え方もあるが、工業規
格上の基準電流を流す必要があること、又一部のトラン
ジスタでは能力オーバーが発生すること等の理由から、
単にトランジスタの最大電流値に標準を合せてチップを
設計すれば良いとの考え方は現実的ではない。
〔発明が解決しようとする課題］
本発明の目的とする処は、上述した従来技術の問題点を
改良し、従来のゲートアレー技術におけるように複数の
基本的な回路素子は有するもののこれに更に手を加える
ことによりユーザーのオプションによって、例えばバッ
ファー回路の出力駆動特性を必要な場所で必要な値が得
られるように適宜変更することの出来るゲートアレー型
半導体集積回路を提供しようとするものである。
改良し、従来のゲートアレー技術におけるように複数の
基本的な回路素子は有するもののこれに更に手を加える
ことによりユーザーのオプションによって、例えばバッ
ファー回路の出力駆動特性を必要な場所で必要な値が得
られるように適宜変更することの出来るゲートアレー型
半導体集積回路を提供しようとするものである。
本発明は上記した目的を達成するため以下のような技術
構成を採用するものである。即ち内部ゲート回路に接続
されたバイポーラ型トランジスタを出力駆動トランジス
タとして有するバッファー回路が複数個配置されている
ゲートアレーであって、該出力駆動トランジスタのベー
ス電流を必要に応じて任意に調整しうるベース電流調整
手段が該バッファー回路内に設けられている半導体集積
回路である。つまり本発明におけるゲートアレーにおい
ては、出力バッファー回路を構成する出力駆動トランジ
スタの駆動出力が格−的ではなく、必要な場所の出力駆
動トランジスタの駆動出力を他のトランジスタの駆動出
力と異らせるものであって、そのために各バッファー回
路内に同回路内の駆動出力トランジスタのベース電流を
必要に応して適宜変更しうるようなベース電流調整手段
を配設せしめたものである。
構成を採用するものである。即ち内部ゲート回路に接続
されたバイポーラ型トランジスタを出力駆動トランジス
タとして有するバッファー回路が複数個配置されている
ゲートアレーであって、該出力駆動トランジスタのベー
ス電流を必要に応じて任意に調整しうるベース電流調整
手段が該バッファー回路内に設けられている半導体集積
回路である。つまり本発明におけるゲートアレーにおい
ては、出力バッファー回路を構成する出力駆動トランジ
スタの駆動出力が格−的ではなく、必要な場所の出力駆
動トランジスタの駆動出力を他のトランジスタの駆動出
力と異らせるものであって、そのために各バッファー回
路内に同回路内の駆動出力トランジスタのベース電流を
必要に応して適宜変更しうるようなベース電流調整手段
を配設せしめたものである。
本発明は上記のような構成を有しているので、ユーザー
の要求に応じて上記各バッファー回路毎にベース電流調
整手段をオプションで変更調整することによって容易に
かつ短時間でユーザーの要求する設計に合った駆動出力
を異にするゲートアレー型半導体集積回路を提供するこ
とが可能となる。
の要求に応じて上記各バッファー回路毎にベース電流調
整手段をオプションで変更調整することによって容易に
かつ短時間でユーザーの要求する設計に合った駆動出力
を異にするゲートアレー型半導体集積回路を提供するこ
とが可能となる。
本発明に係る半導体集積回路の具体例を図面を参照しな
がら以下に詳述する。
がら以下に詳述する。
第１図は本発明に係る半導体集積回路における原理構成
図であり、ゲートアレーに使用される１つのバッファー
回路を例にとって本発明の詳細な説明するものである。
図であり、ゲートアレーに使用される１つのバッファー
回路を例にとって本発明の詳細な説明するものである。
即ち第１図に示すバッファー回路は内部ゲート回路から
入力される信号をＰＭ＋ とＮＭ、からなるＣＭＯ５を
介して出力駆動トランジスタＱ、のベースと接続されて
いるＰチャネル型ＭＯ３Ｉ−ランジスタ（ＰＭりのゲー
トに供給される。この回路においてＰＭＯＳ ）ランジ
スタ（ＰＭ２）の出力電流ＩＢにより出力駆動トランジ
スタＱ１の駆動能力が決定される。従ってこの出力駆動
トランジスタＱ、の駆動能力を変えるためには上記ＰＭ
Ｏ５（１’Ｍｚ ）の増幅率（β）を変化させればよい
。
入力される信号をＰＭ＋ とＮＭ、からなるＣＭＯ５を
介して出力駆動トランジスタＱ、のベースと接続されて
いるＰチャネル型ＭＯ３Ｉ−ランジスタ（ＰＭりのゲー
トに供給される。この回路においてＰＭＯＳ ）ランジ
スタ（ＰＭ２）の出力電流ＩＢにより出力駆動トランジ
スタＱ１の駆動能力が決定される。従ってこの出力駆動
トランジスタＱ、の駆動能力を変えるためには上記ＰＭ
Ｏ５（１’Ｍｚ ）の増幅率（β）を変化させればよい
。
そこで第３図に示すような通常のゲートアレーにおける
バッファー回路において、上記のＰＭＯＳ（ＰＭ、）の
増幅率（β）がバッファー回路Ａ毎に任意に変更しうる
ようにしておくことによって、所望のバッファー回路Ａ
における出力駆動トランジスタＱ、の駆動能力を所定の
値に変更することが可能となる。そのため本発明では上
記バッファー回路内におけるＰＭ、の代りに出力駆動ト
ランジスタＱ、に対するベース電流をバッファー回路毎
に任意に調整するためのベース電流調整手段を設けるも
のである。
バッファー回路において、上記のＰＭＯＳ（ＰＭ、）の
増幅率（β）がバッファー回路Ａ毎に任意に変更しうる
ようにしておくことによって、所望のバッファー回路Ａ
における出力駆動トランジスタＱ、の駆動能力を所定の
値に変更することが可能となる。そのため本発明では上
記バッファー回路内におけるＰＭ、の代りに出力駆動ト
ランジスタＱ、に対するベース電流をバッファー回路毎
に任意に調整するためのベース電流調整手段を設けるも
のである。
かかるベース電流調整手段は、上述したようにユーザー
からの各種の要求に応じて容易に各バッファー回路毎の
出力駆動トランジスタＱ、の駆動能力を変更しうるもの
であると共に、簡単な工程を付加すること例えばＡｌ配
線を行う等の工程を付加することによって低コストで実
施しうるものである必要がある。
からの各種の要求に応じて容易に各バッファー回路毎の
出力駆動トランジスタＱ、の駆動能力を変更しうるもの
であると共に、簡単な工程を付加すること例えばＡｌ配
線を行う等の工程を付加することによって低コストで実
施しうるものである必要がある。
そこで本発明における好ましい具体例においては上記ベ
ース電流調整手段としては、第２図に示すような構造を
有するＭＯＳトランジスタを使用するものである。即ち
第２図Ａは本発明に係るベース電流調整手段の平面図を
示すものであり第２図Ｂはその断面図であり、同図から
判るようにＭＯＳ）ランジスタの基板１に対して不純物
拡散層２をゲー）３ａ、３ｂの配置方向に対して適宜の
長さに分割して配置２−１．２−２．・・・したもので
ある。ここで上記不純物拡散層２をゲートの方向に分割
して配置するに際し各拡散層２−１゜２−２．・・・の
幅Ｗ、、Ｗ、、Ｗ、、・・・はそれぞれ異るものである
ことが好ましい。第２図では基板がＮタイプ半導体で拡
散層はＰタイプの不純物を注入して形成した例を示しで
あるが、この関係は逆転することも可能である。かかる
構成において第２図Ａに示すように各拡散層２−１．２
−２．２−３における外側部Ａ、ＤとＢ、 Ｃをソース
（４）となるように選択し、この部分に例えば／ｌ配線
を行うに際して、上記ソース予定部分を適宜組合せて選
択して接続することによってチャネル幅は固定されてい
るがチャネル長さを変化させることが出来従ってチャネ
ル面積を変化させることが出来るので、上記増幅率βが
変化し、従って出力電流も変化させることが出来る。尚
本回路においてドレイン６はゲー）３ａ、３ｂ間の適宜
の場所に設けることが出来る。
ース電流調整手段としては、第２図に示すような構造を
有するＭＯＳトランジスタを使用するものである。即ち
第２図Ａは本発明に係るベース電流調整手段の平面図を
示すものであり第２図Ｂはその断面図であり、同図から
判るようにＭＯＳ）ランジスタの基板１に対して不純物
拡散層２をゲー）３ａ、３ｂの配置方向に対して適宜の
長さに分割して配置２−１．２−２．・・・したもので
ある。ここで上記不純物拡散層２をゲートの方向に分割
して配置するに際し各拡散層２−１゜２−２．・・・の
幅Ｗ、、Ｗ、、Ｗ、、・・・はそれぞれ異るものである
ことが好ましい。第２図では基板がＮタイプ半導体で拡
散層はＰタイプの不純物を注入して形成した例を示しで
あるが、この関係は逆転することも可能である。かかる
構成において第２図Ａに示すように各拡散層２−１．２
−２．２−３における外側部Ａ、ＤとＢ、 Ｃをソース
（４）となるように選択し、この部分に例えば／ｌ配線
を行うに際して、上記ソース予定部分を適宜組合せて選
択して接続することによってチャネル幅は固定されてい
るがチャネル長さを変化させることが出来従ってチャネ
ル面積を変化させることが出来るので、上記増幅率βが
変化し、従って出力電流も変化させることが出来る。尚
本回路においてドレイン６はゲー）３ａ、３ｂ間の適宜
の場所に設けることが出来る。
本発明を実施する際には適宜選択されたソース設定予定
部分をエツチング手段によりコンタクトホールＨ，−Ｈ
，を形成した後公知のＡｆｆｉ配線手段により必要な部
分の接続を行うものである。第２図の例においては、■
ソース部分Ａ又はＤのみを選択するケース、■ソース部
分Ｂ又はＣのみを選択するケース、■ソース部ＡとＢ又
はＣとＤを選択して接続するケース、■ソース部ＡとＤ
、を選択して接続するケース、■ソース部ＢとＣを選択
して接続するケース、■ソース部ＡとＢとＣ又はＢとＣ
とＤを選択して接続するケース、■ソース部Ａ、Ｂ、Ｃ
，Ｄの全てを選択して接続するケースのように７種類の
組合せが出来従って出力駆動トランジスタの駆動能力も
７段階に変化させることが出来る。しかも本発明ではＡ
Ｉ！、配線工程のみで上記出力駆動能力を変化させるこ
とが出来ることから、ＡＮ配線の工程を多層化すること
によって、バッフブー回路毎にも異った駆動能力を持た
せることが容易に出来る。
部分をエツチング手段によりコンタクトホールＨ，−Ｈ
，を形成した後公知のＡｆｆｉ配線手段により必要な部
分の接続を行うものである。第２図の例においては、■
ソース部分Ａ又はＤのみを選択するケース、■ソース部
分Ｂ又はＣのみを選択するケース、■ソース部ＡとＢ又
はＣとＤを選択して接続するケース、■ソース部ＡとＤ
、を選択して接続するケース、■ソース部ＢとＣを選択
して接続するケース、■ソース部ＡとＢとＣ又はＢとＣ
とＤを選択して接続するケース、■ソース部Ａ、Ｂ、Ｃ
，Ｄの全てを選択して接続するケースのように７種類の
組合せが出来従って出力駆動トランジスタの駆動能力も
７段階に変化させることが出来る。しかも本発明ではＡ
Ｉ！、配線工程のみで上記出力駆動能力を変化させるこ
とが出来ることから、ＡＮ配線の工程を多層化すること
によって、バッフブー回路毎にも異った駆動能力を持た
せることが容易に出来る。
本発明における拡散層のゲート方向の幅Ｗ、、Ｗ２・・
・は適宜組合せて形成することが出来るので、複数種の
組合せからなるゲートアレーを予め作成しておくことに
より、ユーザーのニーズにきめ細かく対応することが可
能である。
・は適宜組合せて形成することが出来るので、複数種の
組合せからなるゲートアレーを予め作成しておくことに
より、ユーザーのニーズにきめ細かく対応することが可
能である。
又本発明の他の具体例としては、上記ＭＯ３型トランジ
スタを用いる代りに第４図に示すような、抵抗１０をベ
ース電流調整手段として採用してもよく、この場合には
かかる抵抗１０はＡｌ配線技術を使用して抵抗値が自由
に変化するよう、その長さや幅を異にする複数個の抵抗
体を予め配置しておくことが好ましい。
スタを用いる代りに第４図に示すような、抵抗１０をベ
ース電流調整手段として採用してもよく、この場合には
かかる抵抗１０はＡｌ配線技術を使用して抵抗値が自由
に変化するよう、その長さや幅を異にする複数個の抵抗
体を予め配置しておくことが好ましい。
〔効 果］
本発明においては、従来のゲートアレーの考え方を更に
発展させたもので予め複数段階にベース電流を変更しう
るベース電流調整手段をゲートアレーのバッファー回路
中に設けておくものであるため、ユーザー側の要求に対
して配線工程処理によって短時間でかつ低コストで必要
なチップを供給することが出来る。又従来のようにバル
クから作り直す必要がないので生産効率の向上や製品管
理の容易化が計れる。
発展させたもので予め複数段階にベース電流を変更しう
るベース電流調整手段をゲートアレーのバッファー回路
中に設けておくものであるため、ユーザー側の要求に対
して配線工程処理によって短時間でかつ低コストで必要
なチップを供給することが出来る。又従来のようにバル
クから作り直す必要がないので生産効率の向上や製品管
理の容易化が計れる。
第１図は本発明に係る半導体集積回路の原理を説明する
図である。 第２図Ａ及び第２図Ｂは本発明に係るベース電流調整手
段の１具体例を示す図である。 第３図は従来のゲートアレーの構成例を示す図である。 第４図は本発明に係るベース電流調整手段の他の具体例
を示す図である。 １：基板、 ２：拡散層、 ３ａ、３ｂ ：ゲート、 ４：配線、 ６：ドレイン、 Ｈ：コンタクトホール。 本発明の原理を説明する図 第１ 防 本発明のベース電流調整手段の具体例を示す平面図第２
閃Ａ 第２図Ａの断面図 ？＄ ２閃Ｂ ゲートアレーの配置構成図 第３回 本発明に？３１するベース電流調整手段の他の例を示す
同第 閃
図である。 第２図Ａ及び第２図Ｂは本発明に係るベース電流調整手
段の１具体例を示す図である。 第３図は従来のゲートアレーの構成例を示す図である。 第４図は本発明に係るベース電流調整手段の他の具体例
を示す図である。 １：基板、 ２：拡散層、 ３ａ、３ｂ ：ゲート、 ４：配線、 ６：ドレイン、 Ｈ：コンタクトホール。 本発明の原理を説明する図 第１ 防 本発明のベース電流調整手段の具体例を示す平面図第２
閃Ａ 第２図Ａの断面図 ？＄ ２閃Ｂ ゲートアレーの配置構成図 第３回 本発明に？３１するベース電流調整手段の他の例を示す
同第 閃
Claims (1)
- 【特許請求の範囲】 １、内部ゲート回路に接続されたバイポーラ型トランジ
スタを出力駆動トランジスタとして有するバッファー回
路が複数個配置されているゲートアレーであって、該出
力駆動トランジスタのベース電流を必要に応じて任意に
調整しうるベース電流調整手段が該バッファー回路内に
設けられていることを特徴とする半導体集積回路。 ２、該ベース電流調整手段は、配線手段により抵抗値が
可変可能である抵抗手段で構成されていることを特徴と
する請求項１記載の半導体集積回路。 ３、該ベース電流調整手段はＭＯＳ型トランジスタから
なり、該ＭＯＳ型トランジスタは独立した拡散層が複数
個互に分離したゲート電極下に配設されており、該拡散
層を間を配線により適宜接続しうるように構成されてい
ることを特徴とする請求項３記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18056789A JPH0346254A (ja) | 1989-07-14 | 1989-07-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18056789A JPH0346254A (ja) | 1989-07-14 | 1989-07-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346254A true JPH0346254A (ja) | 1991-02-27 |
Family
ID=16085536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18056789A Pending JPH0346254A (ja) | 1989-07-14 | 1989-07-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735684A2 (en) * | 1995-03-30 | 1996-10-02 | Nec Corporation | BiCMOS logical integrated circuit |
-
1989
- 1989-07-14 JP JP18056789A patent/JPH0346254A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735684A2 (en) * | 1995-03-30 | 1996-10-02 | Nec Corporation | BiCMOS logical integrated circuit |
| EP0735684A3 (en) * | 1995-03-30 | 1998-11-11 | Nec Corporation | BiCMOS logical integrated circuit |
| US6037637A (en) * | 1995-03-30 | 2000-03-14 | Nec Corporation | BiCMOS logical integrated circuit |
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