JPH0345399A - Ｉｃメモリカード - Google Patents
ＩｃメモリカードInfo
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- JPH0345399A JPH0345399A JP1181059A JP18105989A JPH0345399A JP H0345399 A JPH0345399 A JP H0345399A JP 1181059 A JP1181059 A JP 1181059A JP 18105989 A JP18105989 A JP 18105989A JP H0345399 A JPH0345399 A JP H0345399A
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- memory
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- 239000004020 conductor Substances 0.000 claims abstract description 75
- 230000015654 memory Effects 0.000 claims abstract description 59
- 238000000034 method Methods 0.000 abstract description 12
- 238000005476 soldering Methods 0.000 abstract description 2
- 238000010030 laminating Methods 0.000 abstract 1
- 230000008054 signal transmission Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000011900 installation process Methods 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、メモリＬＳＩチップを多数個内蔵したＩＣメ
モリカードに関するものである。
モリカードに関するものである。
従来の技術
ＩＣメモリカードは、ＲＡＭ、ＲＯＭ等のメモＩＪ Ｌ
Ｓ Ｉを内蔵した提携型情報記憶装置として多方面で
利用されている。近年、その用途の拡大に伴ない記憶容
量の大きい、すなわち大容量のＩＣメモリカードが要望
されるようになってきた。そのため、大容量のＩＣメモ
リカードにおいては、多数個のメモリＬＳＩを一定面積
のプリント配線板に高密度に実装しなければならない。
Ｓ Ｉを内蔵した提携型情報記憶装置として多方面で
利用されている。近年、その用途の拡大に伴ない記憶容
量の大きい、すなわち大容量のＩＣメモリカードが要望
されるようになってきた。そのため、大容量のＩＣメモ
リカードにおいては、多数個のメモリＬＳＩを一定面積
のプリント配線板に高密度に実装しなければならない。
ところで、メモリＬＳＩの高密度な実装方法としては、
メモリＬ Ｓ Ｉのペアチップの電極に、いわゆるフィ
ルムキャリア方式で導体リードを接合し、前記メモリＬ
ＳＩチップをプリント配線板に平面的に並べて実装する
方法が効果的とされている。
メモリＬ Ｓ Ｉのペアチップの電極に、いわゆるフィ
ルムキャリア方式で導体リードを接合し、前記メモリＬ
ＳＩチップをプリント配線板に平面的に並べて実装する
方法が効果的とされている。
以下図面を参照しながらフィルムキャリア方式により、
多数のメモリＬＳＩをプリント配線板に実装した従来の
ＩＣメモリカードの構造について説明する。
多数のメモリＬＳＩをプリント配線板に実装した従来の
ＩＣメモリカードの構造について説明する。
第５図は従来のＩＣメモリカードを示す断面図である。
第５図において、３１はケースで、プリント配線板ａ２
を収納している。プリント配線板３２には導体配線３３
が形成されている。３４３４°はメモリＬＳＩチップで
、プリント配線板３２に平面的に配置されている。メモ
リＬ Ｓ Ｉチップ３４の電極３５には、フィルムキャ
リア方式により金属突起３６を介して導体リード３７の
一端部３７ａが接合されている。導体リード３７の他端
部３７ｂは、プリント配線板３２の導体配線３３に接合
されている。このようにヘアチップを使用しているので
、プリント配線板でのメモリＬ Ｓ Ｉの占有面積は比
較的小さいものである。
を収納している。プリント配線板３２には導体配線３３
が形成されている。３４３４°はメモリＬＳＩチップで
、プリント配線板３２に平面的に配置されている。メモ
リＬ Ｓ Ｉチップ３４の電極３５には、フィルムキャ
リア方式により金属突起３６を介して導体リード３７の
一端部３７ａが接合されている。導体リード３７の他端
部３７ｂは、プリント配線板３２の導体配線３３に接合
されている。このようにヘアチップを使用しているので
、プリント配線板でのメモリＬ Ｓ Ｉの占有面積は比
較的小さいものである。
発明が解決しようとする課題
しかしながら上記従来の構成では、メモリＬＳＩチップ
がプリント配線板に平面的に配置されているので、メモ
リＬ Ｓ Ｉチップの数が多くなると、その占有面積も
拡大する。従って、一定面積を有するプリント配線板に
対し、実装できるメモリＬＳＩチップの数には自ずと限
界があった。また、メモリＬ Ｓ Ｉチップの数か増え
ると、メモリＬ Ｓ Ｉチップの電極に接合された導体
リード間を電気的に接続するプリント配線板の導体配線
の距Ｎｌｌか長くなり、従って、配線スペースか増える
ので、プリント配線板がコスト高になるとともに、信号
の伝達速度も遅くなるという課題を有していた。
がプリント配線板に平面的に配置されているので、メモ
リＬ Ｓ Ｉチップの数が多くなると、その占有面積も
拡大する。従って、一定面積を有するプリント配線板に
対し、実装できるメモリＬＳＩチップの数には自ずと限
界があった。また、メモリＬ Ｓ Ｉチップの数か増え
ると、メモリＬ Ｓ Ｉチップの電極に接合された導体
リード間を電気的に接続するプリント配線板の導体配線
の距Ｎｌｌか長くなり、従って、配線スペースか増える
ので、プリント配線板がコスト高になるとともに、信号
の伝達速度も遅くなるという課題を有していた。
本発明は上記従来の課題を解決するもので、メモリＬ
Ｓ Ｉの実装密度を飛躍的に高め、一定の面積を有する
プリント配線板に、多数のメモリＬ Ｓ Ｉチップを搭
載して大容量化を実現するとともに、配線スペースを減
少して信号伝達の高速化をも実現できるＩＣメモリカー
ドを提供することを目的とし、さらに導体リードの他端
部の変形や位置ずれを防止して、組立工程における導体
配線と導体リードの他端部との接合が容易となる、低コ
ストのＩＣメモリカードを実現することを目的としてい
る。
Ｓ Ｉの実装密度を飛躍的に高め、一定の面積を有する
プリント配線板に、多数のメモリＬ Ｓ Ｉチップを搭
載して大容量化を実現するとともに、配線スペースを減
少して信号伝達の高速化をも実現できるＩＣメモリカー
ドを提供することを目的とし、さらに導体リードの他端
部の変形や位置ずれを防止して、組立工程における導体
配線と導体リードの他端部との接合が容易となる、低コ
ストのＩＣメモリカードを実現することを目的としてい
る。
課題を解決するための手段
この目的を達成するために本発明のＩＣメモリカードは
、導体リードの一端部をメモリＬ Ｓ Ｉチップの電極
に接合し、プリント配線板にメモリＬ Ｓ Ｉチップを
その電極配列が同一になる方向に複数個積層するととも
に、積層した各メモリＬＳＩチップの共通電極に接続さ
れた導体リードの他端部を、積層順に重ね合わせてプリ
ント配線板の導体配線に接合し、また、非共通電極に接
続された導体リードの他端部は、どの階数に積層されて
いるかによって各階数ごとに対応するそれぞれ他とは異
なった導体配線に接合された構成であり、さらに共通電
極に接続されている導体リードの他端部が、各階数ごと
にそれぞれ絶縁フィルムに支持・連結されている構成を
有している。
、導体リードの一端部をメモリＬ Ｓ Ｉチップの電極
に接合し、プリント配線板にメモリＬ Ｓ Ｉチップを
その電極配列が同一になる方向に複数個積層するととも
に、積層した各メモリＬＳＩチップの共通電極に接続さ
れた導体リードの他端部を、積層順に重ね合わせてプリ
ント配線板の導体配線に接合し、また、非共通電極に接
続された導体リードの他端部は、どの階数に積層されて
いるかによって各階数ごとに対応するそれぞれ他とは異
なった導体配線に接合された構成であり、さらに共通電
極に接続されている導体リードの他端部が、各階数ごと
にそれぞれ絶縁フィルムに支持・連結されている構成を
有している。
作用
この構成によって、メモリＬ Ｓ Ｉチップの占有面積
が大幅に縮小されるので、限られた面積のプリント配線
板に多数のメモリＬ Ｓ Ｉチップを搭載して大容量化
を実現できるとともに、積層した各チップ間の共通電極
の導体リードどうしを直接接合しているので、配線スペ
ースが減少して信号伝達の高速化を実現でき、さらに共
通電極に接続している導体リードの他端部が絶縁フィル
ムで支持・連結されていることにより、導体リードの他
端部の変形や位置ずれがなくなるので、組立工程におけ
る導体配線と導体リードの他端部との接合が容易となり
、低コストで信頼性の高いＩＣメモリカードを実現でき
る。
が大幅に縮小されるので、限られた面積のプリント配線
板に多数のメモリＬ Ｓ Ｉチップを搭載して大容量化
を実現できるとともに、積層した各チップ間の共通電極
の導体リードどうしを直接接合しているので、配線スペ
ースが減少して信号伝達の高速化を実現でき、さらに共
通電極に接続している導体リードの他端部が絶縁フィル
ムで支持・連結されていることにより、導体リードの他
端部の変形や位置ずれがなくなるので、組立工程におけ
る導体配線と導体リードの他端部との接合が容易となり
、低コストで信頼性の高いＩＣメモリカードを実現でき
る。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１−図は本発明の一実施例におけるＩＣメモリカード
の一部を切欠いた斜視図、第２図は同しく部分断面図、
第３図は同じく電気回路のブロック図、第４図は同しく
積層状態を示す斜視図である。第１図から第４図におい
て、１はケースでプリント配線板２を収納している。プ
リント配線板２は、メモリ回路部３．コントロール回路
部４外部インタフェイス回路部５で構成されている。
の一部を切欠いた斜視図、第２図は同しく部分断面図、
第３図は同じく電気回路のブロック図、第４図は同しく
積層状態を示す斜視図である。第１図から第４図におい
て、１はケースでプリント配線板２を収納している。プ
リント配線板２は、メモリ回路部３．コントロール回路
部４外部インタフェイス回路部５で構成されている。
メモリ回路部３は、複数のメモリＩ、 Ｓ Ｔチップ６
で構成され、メモリＬ Ｓ Ｉチップを２層に積層した
ものを多数絹プリント配線板２に搭載している。コント
ロール回路部４は、デコーダＩＣ７等で構成され、アド
レス信号によるチップ選択、電源切換えによるバックア
ップコントロール等を行う。外部インタフェイス回路部
５は、接続コネクタ８等で構成され、接続コネクタ８は
、他の機器や装置に取付けられた接続部（図示せず）に
結合され、プリント配線板２に対して電源の供給と信号
の授受を行なう。９はメモリ回路部３をバックアップす
る電池で、ボタン型リチウム電池等を使用し、ゲース１
に収納されている。電池９は、メモリ回路部３に対して
接続コネクタ８から電源が供給されない時に、バンクア
ップ電源を供給する。
で構成され、メモリＬ Ｓ Ｉチップを２層に積層した
ものを多数絹プリント配線板２に搭載している。コント
ロール回路部４は、デコーダＩＣ７等で構成され、アド
レス信号によるチップ選択、電源切換えによるバックア
ップコントロール等を行う。外部インタフェイス回路部
５は、接続コネクタ８等で構成され、接続コネクタ８は
、他の機器や装置に取付けられた接続部（図示せず）に
結合され、プリント配線板２に対して電源の供給と信号
の授受を行なう。９はメモリ回路部３をバックアップす
る電池で、ボタン型リチウム電池等を使用し、ゲース１
に収納されている。電池９は、メモリ回路部３に対して
接続コネクタ８から電源が供給されない時に、バンクア
ップ電源を供給する。
次に、メモリＬＳＩチップ６の積層状態について述べる
。メモリＬ Ｓ Ｉチップ６は他のメモリＬＳＩチップ
６′の上に、それぞれ電極配列か同一になる方向に積層
されている。１０はメモリＬＳＩチップ６の電極で、金
属突起１１を介して導体リード１２の一端部１−２ａが
接続されている。１３はメモリＬ Ｓ Ｉチップ６の別
の電極で、金属突起１．４を介して導体リード１５の一
端部１５ａが接合されている。前記の構成はメモリＬＳ
Ｉチップ６°も同様である。そして電極１．０，１．０
°はメモリＬＳＩチップ６６゛の共通電極であるので、
導体リードの他端部１２ｂ、１２“ｂは重ね合わせてプ
リント配線板２の導体配線１６にはんだ接合されている
。しかし電極１３．１３’はメモリＬ Ｓ Ｉチップ６
．６゛の非共通電極なので、導体リード１５．１５’は
それぞれ異なった位置に引出され、導体リードの他端部
１５ｂ、１５’ｂはプリント配線板２のそれぞれ異なっ
た導体配線１７．１８にはんだ接合され、互いに接触し
ないようにしである。１９．１９“は樹脂等で４７．ｌ
ｉ成された絶縁相であり、電極１０．導体リードの一端
部１２ａ等を保護する役目をしている。
。メモリＬ Ｓ Ｉチップ６は他のメモリＬＳＩチップ
６′の上に、それぞれ電極配列か同一になる方向に積層
されている。１０はメモリＬＳＩチップ６の電極で、金
属突起１１を介して導体リード１２の一端部１−２ａが
接続されている。１３はメモリＬ Ｓ Ｉチップ６の別
の電極で、金属突起１．４を介して導体リード１５の一
端部１５ａが接合されている。前記の構成はメモリＬＳ
Ｉチップ６°も同様である。そして電極１．０，１．０
°はメモリＬＳＩチップ６６゛の共通電極であるので、
導体リードの他端部１２ｂ、１２“ｂは重ね合わせてプ
リント配線板２の導体配線１６にはんだ接合されている
。しかし電極１３．１３’はメモリＬ Ｓ Ｉチップ６
．６゛の非共通電極なので、導体リード１５．１５’は
それぞれ異なった位置に引出され、導体リードの他端部
１５ｂ、１５’ｂはプリント配線板２のそれぞれ異なっ
た導体配線１７．１８にはんだ接合され、互いに接触し
ないようにしである。１９．１９“は樹脂等で４７．ｌ
ｉ成された絶縁相であり、電極１０．導体リードの一端
部１２ａ等を保護する役目をしている。
次に、メモリＬＳＩチップ６．６°の共通電極１０．１
０’等に接続している導体リードの他端部１２ｂ、１２
“ｂ等の状態について述べる。２０１）２０’ｂはメモ
リＬ Ｓ Ｉチップ６．６°の共通電極に接続している
導体リードの他端部で、導体配線２２に重ねてはんた接
合されている、２１＋、） ２１’ｌ）もメモリＬ
Ｓ Ｔチップ６．６°の別の共通電極に接続している導
体リードの他端部で、導体配線２３にはんだ接合されて
いる。そして、導体リードの他端部１２ｂ、２０ｂ、２
１ｂは絶縁フィルム２４に接着等の方法で支持され、互
いに連結されている。また、導体リードの他端部１２’
ｂ ２０°ｂ２ ｉ−’ ｌ）も別の絶縁フィルム２
４”に同様にして支持・連結されている。従って導体リ
ードの他端部１１ｂ、２０ｂ、２１ｂは、導体配線１６
等にはんだ接合する時、変形や位置ずれにより互いに接
触する恐れは全くない。導体リードの他端部１２’ｂ。
０’等に接続している導体リードの他端部１２ｂ、１２
“ｂ等の状態について述べる。２０１）２０’ｂはメモ
リＬ Ｓ Ｉチップ６．６°の共通電極に接続している
導体リードの他端部で、導体配線２２に重ねてはんた接
合されている、２１＋、） ２１’ｌ）もメモリＬ
Ｓ Ｔチップ６．６°の別の共通電極に接続している導
体リードの他端部で、導体配線２３にはんだ接合されて
いる。そして、導体リードの他端部１２ｂ、２０ｂ、２
１ｂは絶縁フィルム２４に接着等の方法で支持され、互
いに連結されている。また、導体リードの他端部１２’
ｂ ２０°ｂ２ ｉ−’ ｌ）も別の絶縁フィルム２
４”に同様にして支持・連結されている。従って導体リ
ードの他端部１１ｂ、２０ｂ、２１ｂは、導体配線１６
等にはんだ接合する時、変形や位置ずれにより互いに接
触する恐れは全くない。導体リードの他端部１２’ｂ。
２０’ｂ、２１’ｂも同様である。
以上のように本実施例によれば、メモリＬＳＩチップ６
を２個積層してプリント配線板２に搭載することによっ
て、メモリＬＳＩチップ６の占有面積を大幅に縮小する
ことができ、一定面積のプリント配線２に多数のメモリ
Ｌ Ｓ Ｉチップ６を搭載できるので、大容量のＩＣメ
モリカードを実現でき、積層したメモリＬＳＩチップ６
．６゛の共通電極１０．：１０’の導体リードの他端部
：Ｉ−２ｂ 。
を２個積層してプリント配線板２に搭載することによっ
て、メモリＬＳＩチップ６の占有面積を大幅に縮小する
ことができ、一定面積のプリント配線２に多数のメモリ
Ｌ Ｓ Ｉチップ６を搭載できるので、大容量のＩＣメ
モリカードを実現でき、積層したメモリＬＳＩチップ６
．６゛の共通電極１０．：１０’の導体リードの他端部
：Ｉ−２ｂ 。
１−２°ｂを重ね合わせてプリント配線２の導体配線１
６に接合しているので、配線スペースが小さくなり、信
号の伝達速度の速いＩＣメモリカードを実現でき、さら
に導体リードの他端部１−２ｈ等が絶縁フィルム２４に
支持・連結されているので、導体配線１６等との組立工
程におけるはんだ接合が容易となり、低コストで信頼性
の高いＩＣメモリカードを実現できる。
６に接合しているので、配線スペースが小さくなり、信
号の伝達速度の速いＩＣメモリカードを実現でき、さら
に導体リードの他端部１−２ｈ等が絶縁フィルム２４に
支持・連結されているので、導体配線１６等との組立工
程におけるはんだ接合が容易となり、低コストで信頼性
の高いＩＣメモリカードを実現できる。
発明の効果
本発明は、電極に導体リードの一端部が接合されたメモ
リＬ Ｓ Ｉチップを、その電極配列が同一になる方向
に複数個積層するとともに、メモリＬＳＩチップの共通
電極の導体リートの他端部を、積層方向に重ね合わせて
プリント配線板の導体配線に接合し、非共通電極の導体
リードの他端部をとの階数に積層されるかによって、各
階数ごとに対応するそれぞれ他とは異なった導体配線に
接合し、さらに共通電極に接続されている導体リードの
他端部か、各階数ごとにそれぞれ絶縁０ フィルムに支持・連結されている構成である。
リＬ Ｓ Ｉチップを、その電極配列が同一になる方向
に複数個積層するとともに、メモリＬＳＩチップの共通
電極の導体リートの他端部を、積層方向に重ね合わせて
プリント配線板の導体配線に接合し、非共通電極の導体
リードの他端部をとの階数に積層されるかによって、各
階数ごとに対応するそれぞれ他とは異なった導体配線に
接合し、さらに共通電極に接続されている導体リードの
他端部か、各階数ごとにそれぞれ絶縁０ フィルムに支持・連結されている構成である。
従って本発明は一定面積のプリント配線板に多数のメモ
リＬ Ｓ Ｉチップを搭載できるので、大容量のＩＣメ
モリカードを実現でき、また、プリント配線板における
配線スペースが小さくなるため、信号の伝達速度も速く
なり、高速で情報処理することができるＩＣメモリカー
ドを実現でき、さらに紹立工程における導体リードの他
端部と導体配線との接合が容易となり、低コストで信頼
性の高いＩＣメモリカードを実現できるという優れた効
果を奏するものである。
リＬ Ｓ Ｉチップを搭載できるので、大容量のＩＣメ
モリカードを実現でき、また、プリント配線板における
配線スペースが小さくなるため、信号の伝達速度も速く
なり、高速で情報処理することができるＩＣメモリカー
ドを実現でき、さらに紹立工程における導体リードの他
端部と導体配線との接合が容易となり、低コストで信頼
性の高いＩＣメモリカードを実現できるという優れた効
果を奏するものである。
第１図は本発明の一実施例におけるＩＣメモリカードの
一部を切欠いた斜視図、第２図はその部分断面図、第３
図は同じく電気回路のブロック図、第４図は同しくその
積層状態を示す部分斜視図であり、第５図は従来のＩＣ
メモリカードにおける部分断面図である。 ２・・・・・・プリント配線板、６・・・・・・メモリ
ＬＳＩチップ、１０・・・・・・電極（共通）、１２・
・・・・・導体リード、１２ａ・・・・・・導体リード
の一端部、１−２ｂ・・・・・・導体リードの他端部、
１３・・・・・・電極（非共通）、１５・・・・・・導
体リード、１５ａ・・・・・・導体リードの一端部、１
５ｂ・・・・・・導体リードの他端部、１６．１７１８
．２２．２８・・・・・・導体配線、２０ｂ、２１ｂ・
・・・・・導体リードの他端部、２４・・・・・・絶縁
フィルム。
一部を切欠いた斜視図、第２図はその部分断面図、第３
図は同じく電気回路のブロック図、第４図は同しくその
積層状態を示す部分斜視図であり、第５図は従来のＩＣ
メモリカードにおける部分断面図である。 ２・・・・・・プリント配線板、６・・・・・・メモリ
ＬＳＩチップ、１０・・・・・・電極（共通）、１２・
・・・・・導体リード、１２ａ・・・・・・導体リード
の一端部、１−２ｂ・・・・・・導体リードの他端部、
１３・・・・・・電極（非共通）、１５・・・・・・導
体リード、１５ａ・・・・・・導体リードの一端部、１
５ｂ・・・・・・導体リードの他端部、１６．１７１８
．２２．２８・・・・・・導体配線、２０ｂ、２１ｂ・
・・・・・導体リードの他端部、２４・・・・・・絶縁
フィルム。
Claims (1)
- プリント配線板にメモリＬＳＩチップが複数個積層され
、前記各メモリＬＳＩチップの電極には導体リードの一
端部が接合され、前記メモリＬＳＩチップの共通電極に
接合された前記導体リードの他端部は、重ね合わされて
前記プリント配線板の導体配線に接合され、前記メモリ
ＬＳＩチップの非共通電極に接合された前記導体リード
の他端部は、どの階数に積層されているかによって各階
数ごとに対応するそれぞれ他とは異なった前記導体配線
に接合された構成であって、前記共通電極に接続してい
る前記導体リードの他端部が、各階数ごとにそれぞれ絶
縁フィルムによって支持・連結されていることを特徴と
するＩＣメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181059A JP2682152B2 (ja) | 1989-07-13 | 1989-07-13 | Ｉｃメモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181059A JP2682152B2 (ja) | 1989-07-13 | 1989-07-13 | Ｉｃメモリカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0345399A true JPH0345399A (ja) | 1991-02-26 |
| JP2682152B2 JP2682152B2 (ja) | 1997-11-26 |
Family
ID=16094064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1181059A Expired - Lifetime JP2682152B2 (ja) | 1989-07-13 | 1989-07-13 | Ｉｃメモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2682152B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6422473B1 (en) * | 1996-12-27 | 2002-07-23 | Rohm Co., Ltd. | Circuit chip mounted card and circuit chip module |
-
1989
- 1989-07-13 JP JP1181059A patent/JP2682152B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6422473B1 (en) * | 1996-12-27 | 2002-07-23 | Rohm Co., Ltd. | Circuit chip mounted card and circuit chip module |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2682152B2 (ja) | 1997-11-26 |
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