JPH0342840A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0342840A JPH0342840A JP17856789A JP17856789A JPH0342840A JP H0342840 A JPH0342840 A JP H0342840A JP 17856789 A JP17856789 A JP 17856789A JP 17856789 A JP17856789 A JP 17856789A JP H0342840 A JPH0342840 A JP H0342840A
- Authority
- JP
- Japan
- Prior art keywords
- signal wiring
- pads
- wiring layer
- onto
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に外部接続用のパット
構成に関する。
構成に関する。
従来の半導体装置は、同図に示すように、半導体チップ
6上に外部接続用のバッド6を半導体回路7の周辺部に
配置してる構造となっていた。第3図は従来の一例の示
す半導体装置の斜視図である。
6上に外部接続用のバッド6を半導体回路7の周辺部に
配置してる構造となっていた。第3図は従来の一例の示
す半導体装置の斜視図である。
しかしながら、上述した従来の半導体装置は、外部接続
用パッドを半導体回路周辺部に配列する構成となってい
たため、多数の信号を引き出せない欠点があった。本発
明の目的は、かかる問題を解消する半導体装置を提供す
ることにある。
用パッドを半導体回路周辺部に配列する構成となってい
たため、多数の信号を引き出せない欠点があった。本発
明の目的は、かかる問題を解消する半導体装置を提供す
ることにある。
本発明の半導体装置は、半導体回路を形成する信号配線
層上面に絶縁層を併し、外部接続を可能とする専用のパ
ッド層を設け、その全面に多数のパットを配列させ、前
記信号配線層の下部信号をスルーホールを介し外部に任
意に多数引き出せることを特徴としている。
層上面に絶縁層を併し、外部接続を可能とする専用のパ
ッド層を設け、その全面に多数のパットを配列させ、前
記信号配線層の下部信号をスルーホールを介し外部に任
意に多数引き出せることを特徴としている。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示す半導体装置の斜視図、
第2図は第1図のAAA部分断面図ある。この半導体装
置は、第2図に示すように、半導体チップの基板上に形
成された半導体回路と、この半導体回路上の絶縁層の上
に形成された信号配線層1と、この信号配線層l上に絶
縁層2を介して形成されたパッド3と、このパッド3と
の間にあって、信号配線層と接続されるスルーホール4
とを有している。
第2図は第1図のAAA部分断面図ある。この半導体装
置は、第2図に示すように、半導体チップの基板上に形
成された半導体回路と、この半導体回路上の絶縁層の上
に形成された信号配線層1と、この信号配線層l上に絶
縁層2を介して形成されたパッド3と、このパッド3と
の間にあって、信号配線層と接続されるスルーホール4
とを有している。
このような外部と接続するパッドが半導体チップの一面
上に多数個製作することが出来るので、隣接するパッド
との短絡もなくなるし、製作も容易になるという利点が
ある。
上に多数個製作することが出来るので、隣接するパッド
との短絡もなくなるし、製作も容易になるという利点が
ある。
以上説明したように本発明の半導体装置は、外部接続用
の専用パッド層を形成し、このパッド層を多数のパッド
に分離し、半導体回路の任意の信号を多数個外部に引き
出せるという効果がある9
の専用パッド層を形成し、このパッド層を多数のパッド
に分離し、半導体回路の任意の信号を多数個外部に引き
出せるという効果がある9
第1図は本発明の一実施例を示す半導体装置の斜視図、
第2図は第1図のA−A部分断面図、第3図は従来の一
例を示す半導体装置の斜視図である。 1・・・信号配線層、2・・・絶縁層、3・・・パッド
、4・・・スルーホール、5・・・半導体チップ、6・
・・パッド、7・・・半導体回路。
第2図は第1図のA−A部分断面図、第3図は従来の一
例を示す半導体装置の斜視図である。 1・・・信号配線層、2・・・絶縁層、3・・・パッド
、4・・・スルーホール、5・・・半導体チップ、6・
・・パッド、7・・・半導体回路。
Claims (1)
- 半導体回路を形成する信号配線層上面に絶縁層を併し、
外部接続を可能とする専用のパッド層を設け、その全面
に多数のパットを配列させ、前記信号配線層の下部信号
をスルーホールを介し外部に任意に多数引き出せること
を特徴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17856789A JPH0342840A (ja) | 1989-07-10 | 1989-07-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17856789A JPH0342840A (ja) | 1989-07-10 | 1989-07-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0342840A true JPH0342840A (ja) | 1991-02-25 |
Family
ID=16050740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17856789A Pending JPH0342840A (ja) | 1989-07-10 | 1989-07-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0342840A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002223408A (ja) * | 2001-01-29 | 2002-08-09 | Maspro Denkoh Corp | 再生装置 |
-
1989
- 1989-07-10 JP JP17856789A patent/JPH0342840A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002223408A (ja) * | 2001-01-29 | 2002-08-09 | Maspro Denkoh Corp | 再生装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6278178B1 (en) | Integrated device package and fabrication methods thereof | |
| US6591410B1 (en) | Six-to-one signal/power ratio bump and trace pattern for flip chip design | |
| JPH0342840A (ja) | 半導体装置 | |
| JP2765567B2 (ja) | 半導体装置 | |
| TWI435427B (zh) | 半導體承載件暨封裝件及其製法 | |
| KR20000040592A (ko) | 더미 솔더 볼을 포함하는 웨이퍼 레벨 칩 스케일 패키지 | |
| JPH04246851A (ja) | マスタースライス型半導体集積回路装置 | |
| JPS5849637Y2 (ja) | 厚膜配線板 | |
| JPS6041728Y2 (ja) | 半導体装置 | |
| KR100206975B1 (ko) | 반도체 패키지 | |
| JPS5840614Y2 (ja) | 半導体装置 | |
| JP2533810B2 (ja) | 半導体装置 | |
| JPS62123744A (ja) | 半導体装置 | |
| JPS6367756A (ja) | 混成集積回路装置 | |
| JPH03185730A (ja) | 半導体装置 | |
| JPH0369230U (ja) | ||
| JPH0396072U (ja) | ||
| JPH01248533A (ja) | 半導体集積回路 | |
| JPH05190674A (ja) | 半導体集積回路装置 | |
| JPS6380543A (ja) | 集積回路装置 | |
| JPS63291452A (ja) | システム機能を備えた半導体集積回路装置 | |
| JPH02278756A (ja) | 混成集積回路 | |
| JPS6413761U (ja) | ||
| JPH01233748A (ja) | 集積回路集合体 | |
| JPH05343565A (ja) | 半導体パッケージ |