JPH0340407B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は本願と同日出願の昭和55年２月１日
提出の特願昭55−10194号（特開昭56−29722号）、
特願昭55−10195号（特開昭55−126988号）及び
特願昭55−10196号（特開昭55−129815号）に記
載された発明に関連を有する。 硝子セラミツク板を電気式調理装置の調理頂部
として使うことが次第に普及している。こういう
滑らかな調理面の利点としては、外観がきれいで
あること、掃除がし易いことが挙げられる。然
し、硝子セラミツク板は熱インピーダンスが高い
為、この様な調理頂部は、さや入り加熱素子を用
いた普通の調理面程、熱効率がよくない。 ２珪化モリブデン（MoSi₂）及びタングステン
の様な材料は独特な電気的及び熱的な特性を持つ
為、こういう材料で作つた抵抗加熱素子は、硝子
セラミツク製の調理頂部と共に使うのに魅力的で
ある。MoSi₂及びタングステンの抵抗温度係数が
正で大きいこと、熱容量が小さく、比熱が小さい
という特性や、こういう材料で作つた加熱素子を
使うと、高い動作温度が達成し得ることの為、硝
子セラミツク製の調理頂部を用いた調理装置の熱
効率を改善する可能性がある。然し、この同じ動
的な電気的及び熱的な特性により、電力制御の上
で問題があり、その為にこれまではこういう材料
で作つた加熱素子を電気調理装置で使うのが実用
的にならなかつた。 従来、電気調理装置の電力制御は、バイメタル
の無限加熱スイツチの様な温度感知形スイツチを
用いて行われている。動作の際、オペレータがス
イツチを調節して、所望の調理温度にする。加熱
素子が予定の温度に達するまで、スイツチは閉じ
たまゝでいる。その後スイツチが開き、素子の温
度が予定の温度に下がるまで、開いたまゝになつ
ている。スイツチはこういう風に不定期間の間オ
ン及びオフの間を変化し続ける。従来のさや入り
加熱素子は加熱並びに冷却が比較的ゆつくりして
いるから、この様な切換えサイクルは比較的長
く、数秒から30秒に及ぶ。更に、従来のさや入り
抵抗素子の抵抗値は、室温から動作温度まで変わ
つても、僅かしか変化しない。従来の抵抗素子の
抵抗値は関心が持たれる温度範囲では、比較的温
度に無関係であるから、スイツチが閉じる時の過
渡的な電流サージもごく小さい。この為、従来の
電力制御方式は満足に作用している。 然し、MoSi₂又はタングステンで作つた抵抗加
熱素子は動的な特性を持つ為、従来の制御方式を
用いて、こういう抵抗素子を制御することが出来
ない。第１に、調理器具に使う様に設計された、
米国特許第3912905に一般的に説明されている
MoSi₂の加熱素子は、室温に於ける１乃至1.5オ
ームから、約1000℃の動作温度に於ける12オーム
まで、抵抗値が変化するのが典型的である。この
為、標準的な120ボルトの家庭用交流電源で付勢
すると仮定すると、加熱素子の温度が室温から動
作温度まで変化する時、負荷電流は大体110アン
ペアの初期の尖頭値からRMS8.5アンペア程度の
定常状態の電流まで変化する。110アンペアのこ
の初期電流は、極めて短期間の場合を除き、家庭
用機器で許容し得るよりも明らかに大きい。第２
に、この加熱素子は冷めるのが極めて早い。この
抵抗素子の熱応答の最初の時定数は600−1000ミ
リ秒の範囲である。この素子は急速に冷めて、そ
れと同時に抵抗値が下がるので、定常状態の動作
中でも、素子の抵抗値は電力を印加する時間の合
間に、その後で電力を印加する際に過大な電流を
流す様なレベルまで低下することがある為、過大
な電流サージが起り得る。この為、頻繁な過大電
流サージを避ける為には、素子が加熱される間の
過大な電流の持続時間を制限する為の短いオン時
間と、オン時間の合間に素子が冷めるのを制限す
ることによつて、定常状態の動作中に抵抗値が許
容し難い程低下するのを防止する為の短いオフ時
間とを使うことが出来る様にする非常に敏速な切
換え能力が要求される。 勿論、従来用いられている無限加熱スイツチの
比較的遅い機械的な切換えでは、毎回電力を印加
する間に過大な電流が流れるのを防止するのに必
要な敏速な切換えは出来ない。同様に、冷却機器
で普通の加熱素子に対して使う従来の電子式制御
装置も、比較的長いオン及びオフ期間を採用する
様に設計されている。 １個のMoSi₂形抵抗加熱素子を用いたホツトプ
レート形装置に於ける前述の電流サージの問題
が、前掲の特願昭55−10194号及び特願昭55−
10196号で取上げられている。これらの特許願に
記載されている制御回路は幾つもの加熱素子を用
いた電気レンジに使うことが出来る。レンジの調
理頂部に４つの加熱素子を用いるのが普通の構成
である。この様な構成では、各々の加熱素子に対
して制御回路が設けられていても、他のものとは
無関係に動作する。然し、幾つもの素子を使う為
に、過渡的な始動運転、定常状態の動作の間、並
びに１つ又は更に多くの素子が定常状態で動作
し、更に１つ又は更に多くが過渡的な始動状態で
動作している場合に、合計電流が過負荷になる惧
れがあるという問題が、前掲特許願には記載され
ていない。４つの素子全てが同時に始動状態にな
る時、装置は440アンペア程度の合計尖頭電流を
通すことがある。更に、１個の加熱素子でも、そ
れが緩始動様式で動作している場合に通す過渡的
なサージ電流は、定常状態で動作している他の素
子が通す電流と加え合せると、装置の過負荷を起
すことがある。最後に、幾つかの素子が定常状態
の様式で動作している時、装置に流れる合計電流
サージは、家庭にある他の電気装置に対する配電
の妨げとなり、部屋の照明強度のちらつきの様な
好ましくない影響を招く惧れがある。 従つて、この発明の主な目的は、MoSi₂、タン
グステン又は同様な材料で作られた抵抗加熱素子
を用いる多重加熱素子形調理装置に使う電力制御
装置として、通常の動作中、反復的な電流サージ
を最小限に抑える様な形で電力を電子的に制御す
る電力制御装置を提供することである。 この発明の別の目的は、幾つかの抵抗加熱素子
に使う電力制御装置として、室温で電力を印加す
る時、比較的大電流（普通の家庭用の最大値より
大きい）を通す電力制御装置を提供することであ
る。 この発明の別の目的は、各々の加熱素子の制御
を調整して、定常状態の動作中、調理装置の幾つ
かの素子に流れる合計尖頭電流を最小限に抑え
て、他の家庭用装置に対する配電の妨害を極力抑
える切換えの速い電力制御装置を提供することで
ある。 別の目的は電気レンジの電力制御装置として、
複数個の加熱素子の各々を少なくとも１電力サイ
クルだけ他の加熱素子と位相はずれで動作させる
ことによつて、各々の素子に対する電力制御を調
整することにより、定常状態の動作に於ける合計
尖頭電流を最小限に抑える電力制御装置を提供す
ることである。 別の目的は、電気レンジに対する電力制御装置
として、１つ又は更に多くの個別の加熱素子が室
温で付勢される時、多重加熱素子形調理装置に流
れる合計電流を最小限に抑える様に、幾つかの抵
抗加熱素子の制御作用を調整する電力制御装置を
提供することである。 別の目的は、上に述べた様な種類の幾つかの加
熱素子を持つ電気レンジ用の電力制御装置とし
て、オフ設定状態から幾つかある電力セツト状態
の内の任意の１つへの電力セツト状態の変化に応
答して、第１の予め選ばれた時間の間、緩始動様
式で加熱素子に対する電力を制御し、この時間の
間、選択された電力設定状態に無関係に、加熱素
子に電力を印加して、個別の加熱素子回路に於け
る初期電流の過負荷を防止すると共に、緩始動様
式で動作している加熱素子に対して電力が印加さ
れている時には、他の如何なる加熱素子に対する
電力をも禁止して、多重加熱素子形装置の全電流
サージ容量に過負荷を加えることがない様にする
電力制御装置を提供することである。 この発明では、前述の目的が、電気レンジの様
な電気的に加熱される調理面の幾つかの加熱素子
の出力エネルギを電子的に制御して、複数個の
別々の電力レベルの設定状態からオペレータによ
つて各々の素子に対して別々に選択された電力設
定状態に対応する加熱レベルが各々の素子で得ら
れる様にした電子式電力制御装置を提供すること
によつて達成される。加熱素子自体は、MoSi₂又
はタングステンで作られた加熱素子によつて典型
的に表わされる様な速やかな熱的及び電気的な応
答を持つことを特徴とし、それらが硝子セラミツ
ク製の調理面と共に使われる。各々の加熱素子に
対して別々の電力設定状態入力手段、好ましくは
キーボード配列を設ける。定常状態の運転様式に
於けるｎ個の加熱素子の相互作用の他に、緩始動
様式及び即時オン様式と呼ぶ他の２つの動作様式
に於けるｎ個の加熱素子の相互作用もこの発明で
解決する。 加熱素子は交流電力信号の全サイクルで構成さ
れた電力パルスによつて付勢される。各々の加熱
素子に対する電力パルス繰返し速度を個別に制御
する為に電子式の切換えを利用する。各々の加熱
素子に対する制御論理回路が、オペレータが選択
出来る各々の電力設定状態に対し、独特の電力パ
ルス繰返し速度を定める。 各々の加熱素子に対して選択された電力設定状
態を表わすデイジタル制御信号が記憶装置に貯蔵
される。定常状態の動作中、各々の加熱素子に対
する電力パルス繰返し速度が、貯蔵されている対
応する制御信号に対する制御論理回路の応答によ
つて決定される。 ｎ個の多重加熱素子の各々に対する制御作用
が、ｎ個の電力サイクル毎に１回行われる様に保
証する主タイマ回路により、各々の加熱素子に対
する電力の制御が調整される。この様に各々の加
熱素子に対する制御論理回路の処理動作を互い違
いにしたことにより、各々の加熱素子は少なくと
も１電力サイクルだけ、他のことごとくの加熱素
子と位相がずれる様になる。この様に動作する
と、電力パルスの重複が最小限になる。この為、
１／４又はそれ以下の電力パルス繰返し速度で４つ
の加熱素子を用いた好ましい実施例では、任意の
１つの電力サイクルの間に、精々１つの加熱素子
に電力パルスが印加される。この為、４つの加熱
素子全部が1/4のパルス繰返し速度を必要とする
様な電力設定状態で定常状態様式で動作している
時、各々の電力サイクルに、相異なる加熱素子に
電力パルスが印加され、１サイクル中に４つの加
熱素子全部に電力パルスが印加され、３サイクル
の間、４つの全部が休止状態になるということは
ない。 或る加熱素子の電力設定状態がオフ電力設定状
態から他の何等かの電力設定状態に変わつた時、
何時でもその素子に対する緩始動様式が開始され
る。緩始動様式で動作する時、電力パルス繰返し
速度は、選択されて記憶装置に貯蔵されている実
際の電力設定状態とは無関係に制御され、その代
りに、実際の電力設定状態に関連したパルス繰返
し速度の代りに、予定の電力パルス繰返し速度を
用いる。この緩始動様式のパルス繰返し速度によ
り、加熱素子の抵抗値が室温に於ける比較的小さ
い値から動作温度に於ける比較的高い温度まで変
化する時、電力回路の通電容量を越えずに、低温
の加熱素子に対して最大限の電流を印加すること
が出来る。ｎ個の加熱素子に対する緩始動監視手
段が、緩始動様式で動作している加熱素子に対し
て電力が印加されていることごとくの電力サイク
ルの間、他の全ての加熱素子に対する電力の印加
を禁止する。この為、１つ又は更に多くの加熱素
子が過渡的な緩始動様式で動作している為に、装
置に過大な合計尖頭電流が流れることが避けられ
る。予定の時間が経過した後、制御装置が緩始動
動作様式を終了させ、即時オン動作様式を開始す
る。 即時オン動作様式の目的は、加熱素子がオフ設
定状態から他の何等かの電力設定状態に切換わつ
たことを、灼熱状態にある加熱素子の形で、オペ
レータに殆んど即時に可視的に表示することであ
る。即時オン様式では、最大電力設定状態に関連
した繰返し速度を予定の期間の間、実際の電力セ
ツト状態の代りに用い、緩始動様式が終了した直
後、加熱素子を明るく灼熱させる。即時オン様式
は、調理面に目立つ程のエネルギが伝達されない
内に終了し、最低の電力設定状態が選択された時
の加熱を避ける。即時オン様式で予定の時間が経
過した後、電力パルス繰返し速度の制御は選択さ
れた実際の電力設定状態に復帰し、こうして定常
状態動作を開始する。即時オン動作様式の間に、
電力設定状態が一層低い電力設定状態に変わつた
時、即時オン動作様式を早期に終了させる手段を
設ける。 この発明の好ましい実施例では、註文によつて
プログラムされたマイクロプロセツサが制御論理
回路になる。然し、個別のデイジタル論理回路を
用いて制御論理回路を構成した別の実施例も説明
する。 概論 広義に云えば、この発明は幾つもの抵抗加熱
素子の出力エネルギを調整して制御することを
対象とする。更に具体的に云えば、この発明
は、２珪化モリブデン（MoSi₂）、タングステ
ン、又は同じ様な動的な熱的及び電気的な性質
を持つその他の材料で作られた幾つかの抵抗加
熱素子を用いた硝子セラミツク製の調理頂部又
はホツトプレートの調理温度を、各々の加熱素
子のエネルギ出力を開放ループ式に制御するこ
とによつて、制御する制御装置を対象とする。 この発明では、複数個の別々の電力設定状態
から、オペレータによつて各々の加熱素子に対
して別々に選択された動力設定状態に従つて、
各々の加熱素子に加えられる電力パルスのパル
ス繰返し速度を制御することにより、調理温度
を制御する。有用な調理温度範囲をカバーする
或る範囲の別々の電力設定状態が用意され、
各々の設定状態には特定の電力パルス繰返し速
度が一意的に関連している。各々の加熱素子が
整数個のサイクルだけ、他の加熱素子と位相が
ずれているという点で、各々の加熱素子の制御
は他の加熱素子の制御と関係がある。 この発明の制御装置は３つの動作様式、即ち
定常状態様式、緩始動様式及び即時オン様式を
用いる。緩始動様式は、室温又は室温に近い温
度にある加熱素子を最初に付勢する時に用いら
れ、加熱素子電力回路の通電能力に過渡的な過
負荷が加わらない様にする。前に述べた様に、
MoSi₂又はタングステンで作られた加熱素子の
抵抗値は大まかに云つて、室温では動作温度よ
り1/10も低い。この為、初期突入電流による過
負荷を避ける為に、この様式で動作する時、実
際の電力設定状態とは無関係に、予定の電力パ
ルス繰返し速度を用いる。周知の様に、持続時
間が短い比較的大きな尖頭電流は、ヒユーズを
飛ばしたり又は電力半導体を破壊せずに許容す
ることが出来る。この為、パルスの持続時間を
制限すると共に、パルスの間の時間間隔を適当
にとることにより、電流過負荷の問題が解決さ
れる。然し、加熱素子の抵抗値が比較的引く、
その結果大きな尖頭電流が流れるこの期間の長
さを最短にする為に、加熱素子を急速に動作温
度に持つて来ることが望ましい。電力パルスの
時間間隔を密にすれば、加熱素子を一層急速に
動作温度にすることが出来る。この為、こうい
う相反する観点の最適の折合いとなるパルス繰
返し速度が望ましい。この満足し得る折合いと
なる緩始動時のパルス繰返し速度を後で詳しく
説明するが、これを経験的に決定した。 以上の説明から明らかな様に、低温（室温）
の加熱素子を付勢しようとする時、何時でも緩
始動様式を使うことが望ましい。この装置は温
度感知装置を使わないから、低温の加熱素子を
確認する他の何等かの方法が必要である。前に
述べた様に、MoSi₂又はタングステンで作つた
加熱素子は、加熱されるのも冷めるのも非常に
急速である。実際問題として、オペレータであ
る人間がオフ電力設定状態を選択した時、加熱
素子が非常に急速に冷めるので、オペレータが
物理的に別の設定状態を選択しない内に、素子
は（硝子の調理頂部ではなく）室温まで冷め
る。この為、オフ電力設定状態が存在すること
は、加熱素子が室温であるということの満足し
得る表示になる。この為、この発明の制御装置
では、オフ設定状態から他の何等かの電力設定
状態へ、電力設定状態の変化があつたことを検
出した時、何時でも緩始動様式が実施される。 この様式で使われるパルス繰返し速度は、
個々の加熱素子に流れる電流を過渡的な加熱期
間の間、許容し得る限界内に保つが、他の加熱
素子が動作している時、特に一層高い電力設定
状態で動作している場合、緩始動様式で動作す
る加熱素子の過渡的な尖頭電流が、他の加熱素
子に流れる電流と相加わつた時、装置に流れる
瞬時的な又は平均の合計電流が、許容限界を越
えることがある。この為、この発明では、緩始
動様式で動作している加熱素子に電流パルスが
印加されている電力サイクルの間、他の全ての
加熱素子に対する電力の印加を禁止する手段を
設ける。 即時オン様式は、MoSi₂又はタングステンで
作られた加熱素子が、一杯の電力で付勢された
時、略瞬時的に明るく発光する事実を利用す
る。即時オン様式では、実際の電力設定状態に
対応するパルス繰返し速度の代りに、一時的に
最大の電力パルス繰返し速度を用いて、調理面
を介してオペレータが目で見て判る位の強度
で、加熱素子を発光させる。この様式は緩始動
様式の直後に行われ、加熱素子をオンに転じた
ことをオペレータに可視的に表示する。加熱素
子自体は、この装置で用いる最低の電力設定状
態でも、可視的に発光するが、普通使われる硝
子セラミツクの調理面の光学的な性質が、低い
方の電力設定状態の時、可視放射を光又は減
衰させる様に作用し、低い方の設定状態では、
調理面を介して発光が容易にオペレータに認め
られなくなる。 実際には、緩始動様式の持続時間は非常に短
く、オペレータが或る電力設定状態を選択して
から、発光が現われるまでの遅延時間は殆んど
目立たない位である。オペレータは、加熱素子
は、オフから他の或る電力設定状態への電力設
定状態の変化の殆んど直後に、加熱素子が発光
する様に見える。或る任意の持続時間（約8.5
秒を用いて満足し得る結果が得られた）の予定
の期間の後、この様式を自動的に終了する。こ
の期間の持続時間は、加熱素子に一杯の電力を
長い間印加すると、応答が比較的遅い硝子セラ
ミツクの調理面の温度が、オペレータによつて
選択された電力設定状態に対応する温度を越え
る様な温度まで上昇するかも知れないという明
らかな制約を受けるだけである。 この動作様式に割当てられた時間が切れる前
に、電力設定状態が一層低い電力設定状態に切
換えられた場合、即時オン動作様式を直ちに終
了させる手段も設ける。 定常状態様式は、この名前の意味する様に、
上に述べた初期の過渡的な様式に続くものであ
る。定常状態動作では、オペレータが選択した
実際の電力設定状態に関連する繰返し速度が用
いられる。装置は、オフから他の或る電力設定
状態への電力設定状態の変化に続く短期間の間
を除き、常にこの定常状態様式で動作する。電
力設定状態がオフ以外の或る設定状態からオフ
以外の別の設定状態に変化すると、新しく選択
された電力設定状態に対応する繰返し速度に変
わり、この繰返し速度に対して一時的に代りを
使うことはない。 前に述べた様に、各々の加熱素子には１−７
の電力選択用のそれ自身のキー配列が付設され
ている。この為、オペレータは任意の加熱素子
に対する電力設定状態を独立に選ぶことが出来
る。然し、オペレータによつて作動されたキー
ボードから制御論理回路への入力データの処理
は、各々の加熱素子の制御が少なくとも１電力
サイクル、そして精々３電力サイクルだけ、他
の３つの加熱素子のいずれとも位相がずれる様
に、調整されている。これによつて、４サイク
ルの制御周期にわたつて装置に流れる合計電流
の尖頭電流が実効的に分散し又は互い違いにな
り、こうしてどの１サイクルでも、装置に流れ
る合計尖頭電流を小さくする。 以下の説明で、図面全体にわたつて同様な素
子には同じ参照記号を用いている。 第１図は略水平の硝子セラミツクの調理頂部
９を持つ電気レンジ７の調理頂部、制御パネル
及び表示装置部分を示している。スポーク状パ
ターン１１が、調理頂部９の真下にある４つの
面加熱素子（図に示してない）の夫々の相対的
な横方向の位置を表わしている。制御及び表示
パネル１２は、各々の加熱素子に対する完全な
一組の容量性接触制御キー５及び７セグメント
形デイジタル形LED表示素子８を持つている。 第２図はこの発明に従つて制御される装置を
概略的に示す。４つの抵抗加熱素子１(a)−１(d)
は、MoSi₂又はタングステンで作ることが好ま
しいが、その各々がトリアツク３(a)−３(d)の内
の１つ及び限流遮断器６を介して電力線路Ｌ１
及びＮにより、標準的な60Hz、120ボルトの交
流電源に結合される。加熱回路は互いに並列に
接続される。トリアツク３(a)−３(d)は普通のサ
イリスタであつて、ゲート端子３に正又は負の
電圧が印加されてトリガされた時、その主端子
３（１）及び３（２）の間の電圧の極性に関係
なく、いずれの方向にも電流を通すことが出来
る。遮断器６は、配線を過大な電流から保護す
る為に普通用いられる形式のものである。こう
いう装置で典型的に行われる様に、各々の遮断
器６は、平均電流が一定期間にわたつて定格値
をこえた時に回路を開くが、持続時間がごく短
い時、並びに時間的に十分離れていて、平均電
流が遮断器をトリガするのに要求される値より
小さい時には、一層大きい尖頭値を持つ電流パ
ルスを通すことが出来る。制御装置４が、オペ
レータがキーボード５によつて入力した各々の
加熱素子に対する電力設定状態の選択に従つ
て、ゲート端子３（３）にゲート・パルスが印
加される速度を制御することにより、加熱素子
１(a)−１(d)に印加される電力を制御する。Ｓ／
U1−Ｓ／U4と記したキーの列が、夫々加熱素
子１(a)−１(d)に対する制御入力になる。 この発明の例として以下説明する実施例で
は、加熱素子に印加される電力パルスは、60
Hz、120ボルトの交流電力信号の全サイクルで
ある。然し、周波数並びに電圧レベルが異なる
電力信号も同じ様に使うことが出来る。前掲特
許願に記載されている様に、半分の電力サイク
ルを用いてもよい。 前に述べた様に、複数個の個別の電力設定状
態が用意されている。各々の電力設定状態に
は、特定の電力パルス繰返し速度が一意的に関
連している。好ましい実施例では、オフ及びオ
ンの電力設定状態を含む９つの電力設定状態が
各々の加熱素子１に対して用意されている。表
は各々の電力設定状態に伴うパルス繰返し速
度及び全電力の百分率で表わした加熱素子の出
力エネルギを示している。

【表】 第３図で、(a)−(g)は、各々の電力設定状態１
−７で加熱素子１に印加される電圧を表わす。
波形(h)は利用し得る全電圧を表わす。電力パル
スは実線で表わされ、電力信号の内、トリアツ
クが導電しないサイクルは破線で示してある。 表及び第３図に示す様に、パルス繰返し速
度は1/64のパルス繰返し速度、即ち電力設定状
態１の場合の64個の電力サイクルについて１個
の電力パルスと云う、オフ以外で一番低い電力
設定状態から、1/1の速度、即ち設定状態７の
場合の各サイクル毎に１つの電力パルスと云う
最大の電力設定状態まで変わる。１例として、
１つの加熱素子１に対して電力設定状態３を選
択すると、1/16の繰返し速度に対応する第３図
の電圧信号(c)が選ばれた加熱素子に印加され
る。 第４図は、４つの素子全部が定常状態様式で
電力設定状態５で動作している時に、４つの加
熱素子に印加される電圧の波形を示す。この
時、1/4の電力パルス繰返し速度が必要である。
この図から、各々の加熱素子は他のどの加熱素
子とも、少なくとも１電力サイクルだけ位相が
ずれていることが判る。この為、４つの素子全
部がオンであるが、装置に流れる最大合計尖頭
電流は、１個の加熱素子に流れる尖頭電流に等
しい。この様な互い違いの動作方式を使わなけ
れば、同じサイクル中に４つの加熱素子全部に
電力パルスが印加された場合に起る様に、最大
尖頭電流はこの値の４倍になることがあり得
る。尖頭電流が大きくなる他に、この尖頭値に
続く３サイクルでは、加熱素子が休止してい
る。そうすると、家庭用の照明に望ましくない
目につくちらつきが起る惧れがある。これは電
力設定状態が低い時でも、電力パルスの繰返し
速度が小さい為に、尚更目立つ現象である。 上に述べた互い違い方式を行う調整のとれた
制御作用が、各サイクルに、制御論理回路を１
つの加熱素子にだけ順次作用させ、こうして４
サイクル毎に１回、任意の特定の加熱素子に制
御論理回路の作用を順次受けさせることによつ
て達成される。 種々の繰返し速度を実現する為、制御装置４
は、以下制御期間と呼ぶ各々の電力サイクル
に、４つの加熱素子１(a)−１(d)の内の１つだけ
に対して制御の決定を下す。この為、４つの制
御期間毎に１回、任意の１つの特定の加熱素子
に対して制御の決定が下される。この４つの制
御期間から成る周期を以下制御周期と呼ぶ。パ
ルス繰返し速度を正しく実現する為には、各々
の制御期間の初めにトリガの決定、即ち各々の
加熱素子１(a)−１(d)に電力パルスを印加するか
しないかの決定を下すことが必要である。これ
は、４ビツトのデイジタル制御ワードによつて
特徴づけられた制御の決定によつて達成され
る。このワードで、各ビツトの状態が、関連し
た加熱素子に電力を印加するかしないかの決定
を表わす。制御周期中の各々の制御期間の間、
この制御ワードの異なるビツトを逐次的に試験
することにより、各々の制御期間に対してトリ
ガの決定が得られる。この為、制御の決定は、
４つの制御期間毎に１回同時に又は並行して下
される４つのトリガの決定であるが、各々の制
御期間に１つのトリガの決定として、逐次的に
又は直列に実施される。各々の制御期間の間、
各々の加熱素子に対し、各々の制御ワードの１
つのビツトが評価される。特定の加熱素子に電
力パルスを印加するという決定は、関連した１
つのトリアツク３(a)−３(d)のゲート３（１）に
トリガ・パルスを印加することによつて実施さ
れる。決定が電力パルスを印加しないことであ
る時、関連したトリアツクはトリガされず、従
つて次の制御期間の間非導電である。 トリアツク３(a)−３(d)のトリガ動作は、普通
行われる様に、電力信号の正に向うゼロ交差と
同期させて、トリアツクの信頼性を高めると共
に、切換えの過渡状態による電磁干渉を最小限
に抑える。 作用の説明 第５Ａ図について説明すると、制御装置４が
同一の４つの制御論理回路４(a)−４(d)を含む。
各々の制御論理回路は、キーボード５からのオ
ペレータ入力に応答して、制御ワードを発生す
る。各々の制御論理回路４(a)−４(d)は、キーボ
ード５の１つのキー列及び１つのトリアツク３
(a)−３(d)と一意的に関連している。即ち、制御
論理ブロツク４(a)−４(d)が、夫々キーボード５
（第２図）のキー列Ｓ／U1−Ｓ／U4でオペレ
ータが選択した電力設定状態の入力に応答し
て、加熱素子１(a)−１(d)（第２図）に対する電
力パルス繰返し速度を制御する制御ワードを発
生する。 前に述べた様に、この発明では、４つの制御
期間毎に１回、特定の加熱素子に対する４ビツ
トの制御ワードが発生される。４つの制御期間
が制御周期と呼ばれる。 電力出力論理回路２４が別個の貯蔵レジスタ
に各々の制御ワードを貯蔵する。制御ワードの
各ビツトがMSBからLSBへと逐次的に試験さ
れ、各々の制御期間の初めに、各ワードの１ビ
ツト、合計して４ビツトが試験される。試験さ
れたビツトの状態が、その制御期間の間に、対
応する加熱素子に電力を印加すべきかどうかを
決定する。 特定の１つの制御論理ブロツク４(a)−４(d)が
４つの制御期間の１つで動作するのに対し、論
理ブロツク４(a)−４(d)によつて発生された制御
ワードを貯蔵する電力出力論理回路２４は各々
の制御期間に１回動作する。 このタイミングはゼロ交差検出器１０及び主
タイマ１２によつて同期させられる。ゼロ交差
検出器１０は、60Hzの交流電力信号を監視し
て、電力信号の正に向うゼロ交差が検出される
度に、ゼロ交差パルスを発生する公知の普通の
回路であり、第３図の（）に示す様に、各々
の電力サイクルの初めにゼロ交差パルスを発生
する。これらのパルスが電力出力論理回路２４
及び主タイマ１２に送られる。電力出力論理回
路２４では、ゼロ交差パルスは、作用として、
試験ビツトの状態を回路の出力端子へストロー
ブする。 主タイマ１２が２ビツトのリング計数器とし
て作用し、４本の出力線１２(a)−１２(d)を持
つ。その１つが各々のカウントに対応する。主
タイマ１２は検出器１０からのゼロ交差パルス
を計数して、現在のカウントに対応する出力線
に付能パルスを発生する。この為、４つのゼロ
交差毎に、各々の出力に１回相次いで付能パル
スが発生される。出力線１２(a)−１２(d)が夫々
制御論理回路４(a)−４(d)に結合される。１つの
制御論理回路の入力に付能信号が現われると、
制御ワードを発生する論理サイクルが開始され
る。こうして主タイマ１２が制御論理回路４(a)
−４(d)を逐次的に付能する。検出器１０からの
ゼロ交差パルスに応答して、各々の制御期間の
初めに１つの論理回路が付能される。 夫々１つの制御論理回路４(a)−４(d)は、制御
ワード出力の他に、キーボード走査出力及び緩
始動出力を発生する。キーボード走査出力が、
キーボードの内、特定の論理回路に関連したキ
ー列に供給され、その列からオペレータ入力が
送込まれているかどうかを判定する。こうして
対応する制御論理回路が付能されている制御期
間の間、各列が操作される。この為、各列は制
御周期に１回走査される。即ち４つの制御期間
毎に１回走査される。キーボード５の出力が複
号器５０に対する走査情報になる。複号器５０
がキーボードからの入力を２進符号化10進
（BCD）信号に変換し、この複合信号を４つの
制御論理回路４(a)−４(d)の全部の入力に供給す
る。然し、この入力は、１つの制御期間の間、
１つの制御論理回路の作用を受けるだけであ
る。即ち、その特定の制御期間の間に主タイマ
１２によつて付能された論理回路の作用を受け
るだけである。 各々の関連した論理回路４(a)−４(d)からの緩
始動出力が禁止論理回路２２に供給される。こ
の出力の状態は、関連した加熱素子が緩始動様
式で動作しているかどうかを表わす。どの加熱
素子も緩始動様式で動作していない時、各々の
加熱素子に対する電力出力論理回路２４の出力
は変更なしに禁止論理回路２２を通過して、ト
リアツク駆動回路２６を介して適当なトリアツ
ク３(a)−３(d)に送られる。然し、１つ又は更に
多くの加熱素子が緩始動様式で動作している
時、禁止論理回路２２が、緩始動様式で動作し
ている加熱素子に関連したトリアツクが導電状
態にトリガされている制御期間の間、他の全て
のトリアツク３のトリガ動作を禁止する。 第６図は１つの素子が緩始動様式で動作して
いて、他の３つの素子が電力設定状態７で定常
状態様式で動作している時の４つの加熱素子全
部に対する電圧波形を示す。この図は、定常状
態様式で動作している３つの素子に対する電力
が、緩始動様式で動作している素子に電力が印
加されるサイクルの間は禁止されることを示し
ている。 第５Ｂ図は制御論理回路４(a)−４(d)の代表と
して、制御論理回路４(a)を更に詳しく示してい
る。制御論理回路４(a)の同期的なサイクル動作
を行わせる為のタイミング信号が、タイミング
手段１５によつて発生される。第１のタイミン
グ・パルスが複号器５０に供給されて複号器を
破算し、複号器がキーボード５からの次の入力
を受取る用意をする様にする。次に、タイミン
グ手段１５によつて発生された走査パルスがキ
ーボード５の列Ｓ／U1、即ち制御論理回路４
(a)に関連する列に印加される。この走査パルス
は、キーボード５のこの出力がその列に於ける
キーの状態を反映する様にする。いずれかのキ
ーが作動されている場合、キーボード出力が選
択された電力設定状態を表わす。どのキーも作
動されていなければ、キーボード出力は空白の
入力を表わす。複号器５０がキーボード５から
の出力を２進符号化10進（BCD）信号に複号
し、それが記憶装置１８に送られる。記憶装置
１８は制御信号データを貯蔵する為の一時貯蔵
部位KB（図に示してない）及び永久貯蔵部位
PM（図に示してない）を含む。新たに送込ま
れた複号器５０からのデイジタル制御信号が最
初は一時貯蔵部位KBに貯蔵される。この貯蔵
部位は、タイミング手段１５からのタイミング
信号によつて付能される。試験手段３０がこれ
から説明する様にこの信号を試験した後、KB
に貯蔵された信号は（後で説明する様な制御作
用に応じて）記憶装置１８の永久貯蔵部位PM
へ転送することが出来、この後で選択された電
力設定状態を表わす制御信号によつて入れ替え
られるまで、不定期間の間そこに保持される。 試験手段３０がKBに貯蔵された入力を監視
して、入力が空白、即ち新しい入力なし、オフ
設定状態、オン設定状態又は電力設定状態１−
７の内の１つのどれを表わすかを判定する。空
白が確認されると、PMの内容は変わらず、制
御論理回路はPMに貯蔵されている前に送込ま
れた設定状態に従つて進行する。 新しい入力が試験手段３０によつてオフ設定
状態と確認されると、この信号がPMに続込ま
れ、前に送込まれた設定状態の代りになる。 オン設定状態又は設定状態１−７の内１つが
確認されると、KBの内容をPMに読込む前に、
PMの内容に対して別の試験が行われ、過渡的
な様式を開始又は終了しなければならないかど
うかを判定する。この別の試験は緩始動様式及
び即時オン様式について説明する。 制御周期の１番目の制御期間の間、制御ワー
ド発生器１６が表に挙げた４ビツト・ワード
の内の１つを発生する。電力設定状態５、６及
び７に対する電力パルス繰返し速度は、これら
の制御ワードの内の１つを反復的に発生するこ
とによつて実現することが出来る。電力設定状
態１、２、３及び４は、適正な順序のワード
（1000）及び（0000）を反復的に発生すること
によつて実現することが出来る。 表 制御ワード ０ ０ ０ ０ １ ０ ０ ０ １ ０ １ ０ １ １ １ １ 各々の制御周期にワードあたり１つのビツト
が試験されることを前に述べた。この一組の制
御ワードに対し、論理１状態にある試験ビツト
は、トリアツクをトリガするという決定にな
る。論理ゼロ状態であれば、トリガしないとい
う決定になる。ビツトの逐次的な試験が、最上
位ビツトから始められる。 オフ及び５−７の電力設定状態は、各々の制
御周期に制御ワード（0000）、（1000）、（1010）
及び（1111）の内の１つを発生することによつ
て実現することが出来ることは明らかである。
この結果、夫々０、1/4、1/2及び1/1の電力パ
ルス繰返し速度になる。 電力設定状態１−４は、制御ワード（1000）
及び（0000）の適正な反復的な順序を必要とす
る。更に具体的に云えば、電力設定状態４は、
ワード（1000）に１つのワード（0000）が続く
反復的な順序を必要とする。設定状態３はワー
ド（1000）に続く３つのワード（0000）で構成
された順序を繰返すことを必要とする。設定状
態２はワード（1000）に続く７つのワード
（0000）で構成された順序を繰返すことを必要
とし、設定状態１は、ワード（1000）に続く15
個のワード（0000）で構成された順序を繰返す
ことを必要とする。この為、電力設定状態４で
は、１つおきの制御周期にワード（1000）が発
生される。電力設定状態３では、ワード
（1000）が４番目の制御周期毎に発生され、電
力設定状態２では、ワード（1000）が８番目の
制御周期毎に発生され、電力設定状態１では、
ワード（1000）が16番目の制御周期毎に発生さ
れる。簡単に云えば、ｎを電力設定状態４−１
に対する１−４に等しいとして、制御ワード
（1000）が2ⁿ個の制御周期毎に発生される（表
）。（1000）及び（0000）の適正な順序を形成
する際、２進計数器を使う。カウントの最初の
ｎ個の最下位ビツトの同一の状態が、2ⁿ個のカ
ウント毎に繰返される。例えば、カウントの少
なくとも最初の有意ビツトは2¹即ち２カウント
毎にゼロになり、少なくとも最初の２個の最下
位ビツトは2²即ち４カウント毎にゼロになると
いう様になる。 ゼロ交差主計数器１４はリング計数器であつ
て、主タイマ１２からの予定数の付能パルスを
反復的に計数してリセツトされる様に構成され
ている。計数器１４の現在のカウントを表わす
瞬時的な内容をZCMと呼ぶ。電力設定状態１
−４では、制御ワード発生手段１６は、ｎを電
力設定状態４−１に対して夫々１−４に等しい
として、計数器１４のカウントの最初のｎ個の
最下位ビツトに対して論理的な比較を行うこと
により、ワード（1000）及び（0000）の所望の
反復的な順序を発生する（表）。 最初のｎ個の最下位ビツトが全部論理０状態
にあることが判ると、制御ワード発生手段１６
はワード（1000）を発生し、これらのビツトが
全部は論理０でない時、ワード（0000）が発生
される。例えば、電力設定状態３、即ちｎ＝２
では、ワード発生手段１６が、少なくとも最初
の２つの最下位ビツトが論理０である様なカウ
ントが発生する度に（これは４カウント毎に１
回起る）、制御ワード（1000）を発生する。計
数器１４が付能パルスを計数するから、この例
では、ワード発生手段が４番目の制御周期毎に
ワード（1000）を発生し、４つのワード毎に又
は16ビツト毎に論理１ビツトが現われる様な制
御ワードの順序を発生し、1/16の所望の電力パ
ルス繰返し速度になる。 これ迄、定常状態動作の作用を説明した。次
に緩始動様式及び即時オン様式の作用をどの様
に実現するかを説明する。 緩始動及び即時オンと呼ぶ過渡的な様式は試
験手段３０によつて開始される。前に述べた様
に、これらの過渡的な様式は、電力設定状態が
オフからオンへ、更に或る電力設定状態に変わ
つた時に使われる。オペレータは、オフ設定状
態から他の或る電力設定状態に変える時、オン
設定状態を選択し、次に電力設定状態１−７の
内の所望の１つを選択しなければならないこと
に注意されたい。前に述べた様に、試験手段３
０がKBに貯蔵された新しい走査結果を監視す
る。KBでオン入力が検出されると、試験手段
３０がPMに貯蔵されている信号を試験して、
現在用いられている制御信号がオフ設定状態を
表わしているかどうかを判定し、設定状態がオ
フから他の或る状態に変えられたかどうかを判
定する。PMに貯蔵されている信号がオフ設定
状態を表わしておらず、設定状態がオフ設定状
態から変わつていないことを示す場合、オン入
力を無視し、RMの内容はそのまゝである。
PMがオフ設定状態を表わす信号を持つている
場合、緩始動様式を実施する最初の工程は、
KBに貯蔵されているオン信号をPMに読込む
ことである。２番目の工程は、設定状態１−７
の内の選択された１つを表わす信号がKBに送
込まれた時に行われる。試験手段３０は、設定
状態１−７の内の１つを表わす信号を検出した
時、PMの内容が、オン信号を表わす信号かど
うかを試験する。オン信号が検出されると、試
験手段３０は緩始動ラツチ（SSL）３２にセツ
ト信号を送り、こうして緩始動様式の開始を完
了する。次にKBの内容がPMに読込まれる。
然し、SSLがセツトされたまゝでいる限り、制
御ワード発生手段１６は、PMの内容に関係な
く、緩始動様式を特徴づける制御ワードを発生
する。好ましい実施例では、このパターンは電
力設定状態５に対する符号と同一である。この
為、緩始動様式の間、電力パルス繰返し速度は
電力設定状態５に関連するものになる。即ち、
４つの制御期間毎に１つの電力パルスが出る。
この電力パルス繰返し速度が、電力回路の電流
サージ容量を越えずに、低温のMOSi₂加熱素
子に印加することが出来、且つ加熱素子が速や
かにその定常状態の抵抗値に達することが出来
る様にするのに最適の速度であることが経験的
に判つた。 緩始動タイマ（SST）３４はSSL３２がセツ
トされたことによつて付能される。SST３４
が、主タイマ１２からの予定数の付能パルスを
計数することにより、緩始動動作様式の持続時
間を制御する。この予定のカウントに達する
と、SST３４が出力信号を発生し、それが
SST３４及びSSL３２の両方をリセツトするこ
とにより、緩始動様式を終了させ、それと共に
即時オン・ラツチ（IOL）３６をセツトし、こ
うして即時オン様式を開始する。IOL３６は、
セツトされた時、制御ワード発生手段１６を付
能して、実際に選択された電力設定状態に無関
係に、最大の電力設定状態を使う。IOL３６は
即時オン・タイマIOT３８をも付能する。IOT
３８が、主タイマ１２からの予定数の付能パル
スを計数することにより、即時オン様式の持続
時間を決定すると共に、その後リセツト信号を
発生し、これによつてIOT３８及びIOL３６の
両方をリセツトし、即時オン様式を終る。この
後、定常状態動作様式が前に述べた様に進めら
れる。 前に述べた様に、即時オン様式は、即時オン
動作様式の進行中に、高い方の電力設定状態か
ら低い方の電力設定状態への変化が起つた場
合、終了させるべきである。試験手段３０が次
の様にしてこの作用を行う。設定状態１−７の
内の１つを表わす信号がKBで検出された時、
PMの内容の電力レベルの設定状態が試験され
る。PMが或る電力レベル設定状態を表わす信
号を持つていて、新しい入力が設定状態１−７
の内の或るものから別のものへの電力設定状態
の変化を表わす場合、KBとPMの内容の間で
大きの比較が行われる。KBにある信号の大き
さがPMにあるものより小さく、新しい設定状
態が前の設定状態より低い場合、試験手段３０
は即時オンラツチ３６及び即時オンタイマ３８
に対するリセツト信号を発生し、こうして即時
オン動作様式を終らせる。KBにある信号が
PMに読込まれ、新たに入力された電力設定状
態を実現する定常状態動作が進められる。 KBがオフを受取つた時には、何時でも全て
のラツチ並びにタイマが直ちにリセツトされ、
緩始動様式及び即時オン様式を終らせる。 マイクロプロセツサ形の実施例 第７図は硝子セラミツク製の調理頂部を持つ
と共に４個のMoSi₂加熱素子を用いた第１図の
電気レンジに対する制御回路を好ましい実施例
を概略的に示しており、この実施例では
TMS1000シリーズ・マイクロプロセツサ又は
チツプによつて電子的に電力制御が行われる。
TMS1000シリーズ・チツプはテキサス・イン
スツルメンツ・インコーポレーテツド社並びに
その他の会社から市場で入手し得る。このチツ
プの技術的な詳細は、1975年12月に出版された
テキサス・インスツルメンツ社の刊行物
「TMS1000シリーズ・データ・マニユアル」に
記載されている。 第７図で、チツプ４０はTMS1000シリー
ズ・マイクロプロセツサ・チツプであり、この
発明の制御方式を実現する様にその読出専用記
憶装置（ROM）を永久的に構成することによ
り、註文製になつている。 キーボード５は夫々９個のキーを持つ４列か
ら成る容量形接触配列である。加熱素子(a)−(d)
を制御する列を夫々Ｓ／U1−Ｓ／U4で表わし
てある。キーはオペレータが、４つの加熱素子
の各々に対し、オン及びオフの他に、電力レベ
ル１−７を選択することが出来る様にしてい
る。キーボード５は周知の普通の容量性接触キ
ーボードと同様に作用し、こゝでは、制御装置
に対する入力をどの様に発生するかを説明する
のに必要なことだけを説明する。キーボード５
の各々のキーが１つの上側パツド及び２つの下
側パツドを持つている。誘電体材料が上側及び
下側パツドを隔て、直列の２つのコンデンサを
実効的に構成している。上側パツドが２つの下
側極板の各々に対する共通の極板になる。各々
のキーで、一方の下側パツドがその列の全ての
キーに共通の入力線に接続される。他方の下側
パツドは、同じ行にある全てのキーに共通の出
力線に接続される。この為、キーボードは各々
の列に対し、その列の全てのキーが共有する１
つの入力線と、キーの各行に対して１つずつ設
けられた９本の出力線とを有する。キーボード
の各々の特定の列が、その列に対する入力線に
走査電圧を周期的に印加することによつて走査
される。この電圧が略そのまゝ、接触しなかつ
た全てのキーの出力線に伝達される。接触した
キーの出力は、オペレータが上側パツドと接触
したことによつて、静電容量が増えた為に減衰
して変わつている。 第７図の回路では、入力又は走査パルスがチ
ツプ４０の出力Ｒ０−Ｒ３に逐次的に発生され
る。これらのパルスはＲ０−Ｒ３から現われた
時、キーボード駆動回路４６の対応する入力に
伝達される。駆動回路４６は、Ｒ０−Ｒ３から
のパルスを増幅するのに使われる普通の駆動回
路である。増幅されたパルスが駆動回路４６に
よつて、キーボード５の対応する列入力線に送
られる。こうして、キーボード５の各列が、チ
ツプ４０のROMにある制御プログラムによつ
て決定された速度で、周期的に、新しい入力が
あるかどうか、即ち作動されたキーがあるかど
うかについて走査される。以下制御ルーチンに
ついて説明する所から明らかになる様に、４つ
の制御期間毎に１回、各列が走査される。 キーボード５の出力が簡単な限流抵抗回路５
０（２）及び容量性インターフエイス回路
（１）を介してチツプ４０に結合される。抵抗
回路５０（２）はキーボードの各々の出力線と
直列に、10キロオーム程度の大きな限流抵抗を
入れるだけである。容量性インターフエイス回
路５０（１）は、キーボードの出力に優先順位
をつけ、キーボードの出力をチツプ４０が読取
り得るデイジタル形に符号化し、チツプ４０に
対するこの入力をゼロ交差検出器１０からのゼ
ロ交差パルスと多重化して、チツプ４０の制御
作用が交流電力線路電圧のゼロ交差と同期出来
る様にするという幾通りもの作用をする。 この実施例では、容量性インターフエイス回
路５０（１）はTMS1976シリーズ集積回路で
あり、これはテキサス・インスツルメンツ・イ
ンコーポレーテツド社から容易に入手し得る。
この回路の細部はこの発明にとつて重要ではな
いから、その動作はこの発明を理解するのに必
要な程度にとゞめる。容量性接触キーボードと
のインターフエイス接続作用に於けるこの回路
の動作について更に詳しいことは、1977年にテ
キサス・インスツルメンツ・インコーポレーテ
ツドから出版された「TMS1976容量性接触キ
ーボード・インターフエイス・マニユアル」を
参照されたい。 簡単に云うと、インターフエイス回路５０
（１）は９個の容量性入力Ｃ１−Ｃ９を持ち、
これらが９個の内部バツフア（図に示してな
い）に内部結合されている。各々の入力は非常
に大きな抵抗を介して高い入力電圧レベルにバ
イアスされている。内部バツフアは、外部で発
生された基準電圧からの負の変化を検出する様
に設計されている。各々の入力バツフアがその
Ｃ入力の入力電圧が基準電圧と異なる時、関連
した内部ラツチ（図に示してない）に対するセ
ツト指令を供給する。これらのラツチの出力が
内部で符号化器（図に示してない）に送られ、
この符号化器が優先順位をつけること並びに符
号化の作用を行う。入力Ｃ−１には最高の優先
順位が割当てられ、Ｃ−９は最低である。最高
の優先順位を持つ入力を受取ると、それは４ビ
ツトのBCDワードに符号化され、内部の掛算
器に送られる。 インターフエイス回路５０（１）の多重化器
部分が入力ISRによつて制御される。ISRが低
である時、BCDワードが出力Ｙ１−Ｙ４に転
送される。入力ISRが高レベルであると、Ｃ入
力線に応答して全ての内部ラツチが無条件にリ
セツトされ、入力ISRが低レベルに復帰するま
で、このリセツト状態が保たれる。全てのラツ
チがリセツトされると、ラツチから発生される
信号はどのキーも押されなかつた場合と同じで
ある。更に、ISRが高である時、入力信号Ｆが
出力Ｙ１に現われる。Ｃ入力又はＦ入力のいず
れかを選択するという線ISRのこの作用によ
り、これらの入力をチツプ４０に対して多重化
することが出来る。この多重化作用の制御はチ
ツプの出力ポートＲ８によつて行われる。この
ポートがISR駆動回路４７を介してインターフ
エイス回路５０（１）の入力ISRに電気結合さ
れている。 チツプ４０はキーボード５からの走査出力を
表わす、インターフエイス回路５０（１）から
のBCD符号の４ビツト信号を入力Ｋ１，Ｋ２，
Ｋ４及びＫ８に受取る。これらの入力インター
フエイス回路５０（１）を出力Ｙ１−Ｙ４に
夫々電気結合されている。前に述べた様に、入
力Ｋ１はチツプ４０をインターフエイス回路５
０（１）の入力Ｆを介してゼロ交差検出器１０
にも結合する。 チツプ４０の出力がＯ０−Ｏ７、Ｒ０−Ｒ
３，Ｒ４−Ｒ７及びＲ８から送出される。出力
Ｏ０−Ｏ７は、セグメント形表示駆動器４１を
介して、普通の７セグメント形LED表示装置
４４に対する表示情報を供給する。出力Ｒ０−
Ｒ３は、前に述べた様に、キーボード駆動器４
６を介して列Ｓ／U1−Ｓ／U4に結合される。
出力Ｒ８がISR駆動回路４７を介して、インタ
ーフエイス回路５０（１）の入力ISRに結合さ
れる。更に、出力Ｒ０−Ｒ３が、表示装置４４
を付能する普通の表示デイジツト駆動回路４２
の入力に結合される。出力Ｒ４−Ｒ７がチツプ
４０を普通のトリアツク駆動回路２６を介し
て、電力制御用トリアツク３(a)−３(d)のゲート
端子と結合する。トリアツク駆動回路２６がＲ
４−Ｒ７からの出力を増幅し、チツプ４０を電
力線路から隔離する。 前に述べた様に、チツプ４０は註文により、
チツプ４０のROMを予定の一組の命令を持つ
様に永久的に構成することにより、この発明の
制御作用を行う様に構成されている。第９図乃
至第１８図は、キーボード５からインターフエ
イス回路５０（１）を介して入力データを求
め、貯蔵し且つ処理すると共に、各々の加熱素
子１(a)−１(d)に対して選択された電力設定状態
に必要な電力パルス繰返し速度が得られる様に
トリアツク３(a)−３(d)をトリガする為の制御信
号を発生する為に、マイクロプロセツサで実施
される制御ルーチンを示すフローチヤートであ
る。これらのチヤートから、プログラミングの
当業者であれば、この発明の制御作用をチツプ
４０が行うことが出来る様にする為に、マイク
ロプロセツサのROMに永久的に貯蔵される一
組の命令を作成することが出来よう。 −Ａ 制御プログラム 制御プログラムは、読出専用記憶装置
（ROM）に入つている第９図乃至第１８図
のフローチヤートに例示した一連のルーチン
で構成される。TMS1000にあるランダム・
アクセス記憶装置（RAM）が64ワードの貯
蔵装置を持ち、これは４つのフアイルに分け
て配置され、各々のフアイルが16個の４ビツ
ト・ワードを持つ。RAMをアドレスする為
に２つのレジスタを使う。Ｘレジスタは４つ
のフアイルの内の１つをアドレスする為に使
われ、Ｙレジスタは１つのフアイル中の16ワ
ードの内の１つをアドレスする為に使われ
る。 こゝで第５Ａ図及び第５Ｂ図に戻つて説明
すると、前に述べた様に、各々の加熱素子に
は１つの制御論理回路４(a)−４(d)が関連して
おり、これらの回路が互い違いに動作し、
各々の制御期間に異なる１つの回路が動作す
る。特定の１つの回路は４つの制御期間毎に
１回動作する。 ４つの制御論理回路４(a)−４(d)は、各々の
制御論理回路に対してRAMの異なるフアイ
ルを使うことにより、この実施例の制御ルー
チンで構成される。RAMの各々のフアイル
には、各々の制御論理回路に対する記憶装置
１８、主計数器１４、試験手段３０、制御ワ
ード発生器１６、ラツチ３２，３６及びタイ
マ３４，３８の作用と同じことをする貯蔵位
置が設けられている。制御論理回路４(a)−４
(d)の作用が、RAMのフアイル０−３に夫々
作用するプログラム命令によつて実行され
る。一組のプログラム命令が、各々の制御期
間の間１回作用する。フアイル・レジスタが
０から３まで計数するリング計数器として作
用して、制御期間毎に増数される様にするこ
とにより、互い違いになる様にしてある。こ
の為、各々の制御期間に、制御命令がRAM
の異なるフアイルに作用し、任意の特定の１
つのフアイルは４つの制御期間毎に１回作用
を受ける。RAMの各フアイルにあつて、そ
のフアイルに対する制御ワードを貯蔵してい
る貯蔵位置だけが、制御期間毎に作用を受
け、電力出力論理回路２４及び禁止論理回路
２２の作用をする。各々のフアイルに対する
特定の制御ワードは４つの制御期間毎に発生
されるだけであるが、各ワードの最上位ビツ
トは各々の制御期間に試験され、各ワードが
各々の制御期間に１ビツトだけ左へシフトし
て、各々の制御期間に新しいビツトが試験さ
れる様にする。 プログラムの最初のパスは、装置と電源の
コンセントとのプラグ接続の様に、装置に電
源を印加することによつて開始される。選択
された電力設定状態に関係なく、装置のプラ
グを差込んでいる間、制御回路が絶えず付勢
されていることに注意されたい。ゼロ交差ル
ーチン（第１５図）に入つた時、プログラム
は一旦休止して、電圧信号の次のゼロ交差が
発生するのを待つ。ゼロ交差信号を検出する
と、トリアツクのトリガの決定が、出力ラツ
チＲ４−Ｒ７をセツト又はリセツトすること
により、トリアツク駆動回路に連絡され、次
に制御ワードがシフトさせられ（電力出力ル
ーチン、第１６図）、プログラムは走査ルー
チン（第１０図）に戻つて、プログラムの次
のサイクルを開始する。 次にフローチヤートについて各ルーチンを
説明する。 −Ｂ プログラムの説明 １ 電力オン・ルーチン、第９図 このルーチンは、レンジのプラグを接続
した時、又は停電の後、電源が再び働いた
時等の様に、初めて電力が印加された時、
全ての内部のタイマ、ラツチ及びレジスタ
をリセツトする。このルーチンに入るの
は、動作を開始する時又は停電の後に電力
が回復した時だけである。 ２ 走査ルーチン、第１０図 このルーチンは、シフト・ルーチン（第
１７図）から入るのが普通であるが、容量
性インターフエイス回路５０（１）からの
データの入力を制御すると共に、使われる
電力設定状態を表示する為に、表示素子４
４に表示データを出力することも制御す
る。 インターフエイス回路５０（１）からの
データの入力は、次の一連の動作によつて
行われる。最初に容量性インターフエイス
回路は、出力ラツチＲ８を高に切換えるこ
とにより、リセツトされる（ブロツク９
０）。これによつてインターフエイス回路
５０（１）の内部入力バツフアがリセツト
される。次にSU計数器を増数する（ブロ
ツク９２）。SU計数器はフアイル・レジス
タであつて、０から３まで反復的に計数
し、０にリセツトされる様に構成されてい
る（ブロツク９４及び９６）。SUによつて
アドレスされるRAMフアイルが選択され
（ブロツク９８）、これによつて、制御プロ
グラムの一般的な説明で述べた様に、プロ
グラムの各々のパスの間、異なるRAMフ
アイルが作用する様にする。次に、前のパ
ス（SU−１）からのキーボード走査出力
がリセツトされる（ブロツク１００）。次
に出力ラツチＲ８を低に切換えることによ
り、容量性インターフエイス回路５０
（１）がセツトされ（ブロツク１０１）、こ
うして容量性インターフエイス回路５０
（１）の内部ラツチが新しい入力データを
受取る様に準備する。現在使われている電
力設定状態を表わす表示データが、Ｏ０−
Ｏ７出力に転送される（ブロツク１０２）。
次に、SUフアイル・レジスタのカウント
に対応する加熱素子に対する新しいデータ
を探すキーボード走査が開始される。この
為、Ｒ（SU）の走査出力を作動する（ブロ
ツク１０４）。これによつて、適当なキー
ボードの列及びデイジツトが付能される。
最後に、容量性インターフエイス回路５０
（１）からの新しいデータが読込まれ（ブ
ロツク１０６）、一時記憶装置KBに貯蔵
される（ブロツク１０７）。加熱素子SUに
関連したキーボードの列からの入力データ
の検索が完了すると、プログラムは入力デ
ータ・ルーチン（第１１図）にブランチす
る。 ３ 入力データ・ルーチン、第１１図 このルーチンは、走査ルーチンに得られ
た、新しく送込まれ且つKBに一時的に貯
蔵されたデータが空白、即ちキーボードの
入力なし、オフ設定状態、オン設定状態又
は設定状態１−７の内の１つのいずれかを
表わすかを決定する。 新しいデータが空白を表わす場合（ブロ
ツク１１０）、永久貯蔵レジスタPMは、
現在使われている制御信号を持つている
が、そのまゝであつて、プログラムは電力
制御ルーチン（第１３図）にブランチす
る。 KBにある新しいデータがオフ設定状態
を表わす場合（ブロツク１１２）、このデ
ータがPMに読込まれ（ブロツク１１４）、
緩始動及び即時オン・ラツチ及びタイマが
リセツトされ（ブロツク１１５ａ−ｄ）、
プログラムは電力制御ルーチン（第１３
図）にブランチする。 新しいデータがオン設定状態を表わす場
合（ブロツク１１６）、緩始動様式を実施
する必要があるかどうかを判定する為に、
付加的な試験が行われる。PMに貯蔵され
ている制御信号を試験し（ブロツク１１
８）、前に貯蔵されていた設定状態がオフ
設定状態であるかどうかを判定する。そう
であれば、KBに貯蔵されている新たに送
込まれたオン設定状態がPMに読込まれる
（ブロツク１２０）。そうでなければ、PM
の内容はそのまゝであり、プログラムは電
力制御ルーチン（第１３図）にブランチす
る。後の場合は、設定状態がオンからオン
に変わつたこと又は設定状態１−７の内の
１つからオンになつたことを示しており、
この場合新しいオン設定状態は無視され
る。 新しいデータが空白でも、オフでも、オ
ンでもない（ブロツク１１６のノーの答え
によつて表わされる）場合、それは設定状
態１−７の内の１つを表わしている筈であ
る。この場合、PMに貯蔵されている信号
を試験して、前に送込まれた設定状態がオ
フ設定状態であるかどうかを判定すること
が必要である（ブロツク１１７）。イエス
であれば、PMの内容はそのまゝであり、
プログラムは電力制御ルーチン（第１３
図）にブランチする。この場合は、最初に
オン設定状態を選択せずに、オフから電力
設定状態１−７の内の１つへ変えようとし
た場合を示す。この様な場合、新しい電力
設定状態は無視される。ブロツク１１７の
ノーの答えにより、前の設定状態がオンで
あるか又は電力設定状態１−７の内の１つ
であつたことが判り、この場合、プログラ
ムは比較ルーチン（第１２図）にブランチ
する。 ４ 比較ルーチン、第１２図 このルーチンに入るのは、新しい入力が
電力設定状態１−７の内の１つを表わす時
だけである。このルーチンの主な作用は、
緩始動様式を開始し、適切な場合、即時オ
ン様式を終了することである。この作用が
次の様に行われる。ブロツク１２２でオン
設定状態になつているかどうかPMを試験
する。PMがオン設定状態を持つていて、
電力設定状態がオンから電力設定状態１−
７の内の１つに変わつたことを表わす場
合、緩始動ラツチSSLをセツトする（ブロ
ツク１２４）。新たに送込まれた電力設定
状態がKBに一時的に貯蔵されているが、
これをPMに転送し（ブロツク１２５）、
プログラムは電力制御ルーチン（第１３
図）にブランチする。 PMがオン設定状態以外の設定状態を持
つことが判つた場合（ブロツク１２２）
（或いは入力データ部分で前に述べた様に
オフ設定状態を持つている場合）、これは
電力設定状態１−７の内の或るものから別
のものへの変化を示すが、新に送込まれた
設定状態が現在使われている設定状態より
低いかどうかを判断することが必要であ
る。前に述べた様に、この発明の制御方式
の１つの特徴は、即時オン様式で動作して
いる間、前の設定状態より小さい様な、新
しい電力設定状態が送込まれた場合、即時
オン様式を直ちに終了させることである。
表に示す様に、電力設定状態１−７は設
定状態を表わすBCD符号によつて表わさ
れる。この為、PM及びKBに貯蔵されて
いる信号の大きさの比較が行われる（ブロ
ツク１２６）。KBの符号化信号がPMにあ
るものより小さければ、新しい設定状態の
方が低く、即時オン・ラツチ及び即時オ
ン・タイマがリセツトされる（ブロツク１
２８及び１２９）。KBに貯蔵されている
信号がPMにあるものより小さくなけれ
ば、即時オン・ラツチ及びタイマは変わら
ない。いずれの場合も、最初KBに貯蔵さ
れた、新しく送込まれた信号が、その後で
PMに読込まれる（ブロツク１２５）。そ
の後プログラムは電力制御ルーチン（第１
３図）にブランチする。 ５ 電力制御ルーチン、第１３図 電力制御ルーチンの主な作用は、各々の
制御周期に主計数器を増数すると共に、適
切な場合、緩始動及び即時オン・ルーチン
を実施することである。リング計数器とし
て作用し、反復的に０から15まで計数する
主計数器を増数した後（ブロツク１５０）、
緩始動ラツチを試験する（ブロツク１５
２）。このラツチがセツトされていて、緩
始動様式で動作していることを示す場合、
緩始動タイマを増数し（ブロツク１５４）、
緩始動様式の持続時間を制限する為に、タ
イマの内容を時間切れと記した基準定数に
対して試験する（ブロツク１５６）。タイ
マの内容がこの値を越えた時、緩始動ラツ
チ（ブロツク１５７）及びタイマ（ブロツ
ク１５８）をリセツトし、即時オン・ラツ
チをセツトする（ブロツク１５９）。 １秒の持続時間の場合、時間切れは15に
設定される。後で説明する即時オン様式を
実施する為に使われるレジスタであるレジ
スタMKB並びにPMの内容をこの点で交
換する（ブロツク１５５）。これは、IOL
がこのループの最初にセツトされており、
これらのレジスタの内容が、即時オン・ル
ープのブロツク１６４を経由せずに、これ
らのレジスタの内容が電力比較ルーチンで
同じ様に交換される（第１４Ｂ図のブロツ
ク１６８）からである。その後、プログラ
ムは電力比較ルーチンのブロツク１４６に
ブランチし、PMに貯蔵されている実際の
電力設定状態に無関係に、緩始動の繰返し
速度を実現する。 緩始動ラツチがセツトされていない時、
即時オン・ラツチ（IOL）を試験する（ブ
ロツク１６０）。このラツチがセツトされ
ていて、即時オン様式で動作していること
を表わす時、レジスタMKBを最高の電力
設定状態の符号、即ちこの実施例では、設
定状態７に対するBCD符号に等しく設定
する（ブロツク１６１）。次に即時オン・
タイマを１カウントだけ増数し（ブロツク
１６２）、試験して（ブロツク１６３）カ
ウントが予定の最大値（MAXTIME）を
越えたかどうかを判定する。越えていなけ
れば、NKB及びPMの内容を交換し（ブ
ロツク１６４）、PMが実際の電力設定状
態ではなく、電力レべル７に対応する信号
を持つ様にし、こうして実際の電力設定状
態に無関係に、即時オン様式に関連した電
力パルス繰返し速度を実現する。即時オ
ン・タイマが最大カウントを越えた場合、
即時オン・ラツチ及びタイマをリセツトす
ることにより、即時オン様式を終了させる
（ブロツク１６５及び１６６）。持続時間が
8.5秒の場合、MAXTIMEは128に設定さ
れる。いずれにせよ、この後プログラムは
電力比較ルーチン（第１４Ａ図及び第１４
Ｂ図）にブランチする。 ６ 電力比較（第１４Ａ図及び第１４Ｂ図） このルーチンでは、適正な電力パルス繰
返し速度を実現するのに必要な４ビツトの
制御ワード（POW）を発生する。PM＝
５−７で表わされる様に、電力設定状態５
−７の内の１つが選択された時（ブロツク
１３０−１３２）、POWを夫々（1000）、
（1010）又は（1111）に等しくなる様に設
定する（ブロツク１４６−１４８）。前に
述べた様に、こういう電力設定状態で要求
される繰返し速度は、これらの制御信号の
内の適正なものを繰返して発生することに
よつて実現される。同様に、SSLがセツト
されている時（第１３図のブロツク１５
２）、POWを（1000）に等しいと設定する
（ブロツク１４６）ことにより、緩始動様
式が実現される。 電力設定状態１−４を実現するには、一
続きの（1000）及び（0000）を反復的に発
生することが必要である。適正な順序は、
PMの内容及び主計数器のカウント
（ZCM）の両方を試験することによつて決
められる。電力設定状態４では、適正な順
序は（1000）及び（0000）が交互に現われ
る順序である。ZCMの最初の最下位ビツ
トがゼロかどうかを試験す（ブロツク１４
０）ことにより、１つおきのカウントでイ
エスの答えが得られる。答えがイエスであ
り、PMの内容が４に等しい（ブロツク１
３３）時、POWを（1000）に等しく設定
する（ブロツク１３８）。答えがノーであ
る時、POWは（0000）に等しく設定する
（ブロツク１３９）。従つて、電力設定状態
４では、PM＝４であり、POWは制御周
期毎に（1000）及び（0000）の間を交互に
変わる。 最初のLSBが０であるが、PMの内容が
４に等しくない時、２番目のLSBが０か
どうかを試験する（ブロツク１４１）。答
えがイエスであれば、１番目及び２番目の
LSBが両方共０であることを表わしてお
り、これは４カウント毎に１回だけ発生す
ることである。答えがイエスであつても、
PMの内容が３であり、電力設定状態３が
選択されていることを表わしている場合、
POWは（1000）に等しく設定される。２
番目のLSBが０でない場合、POWは
（0000）に等しく設定される。従つて、
PMの内容が３である時、POWは４つの
制御周期毎に、１回だけ（1000）に等しく
なり、他の時は（0000）になり、こうして
電力設定状態３に対し、（1000）に３つの
（0000）が続くという所望の順序になる。 ブロツク１３４の答えがノーである場
合、これは電力設定状態が設定状態３−７
の内の１つではなく、ZCMの最初の２つ
のLSBが０であることを示している。次
の工程はZCMの３番目のLSBが０かどう
かを試験することである（ブロツク１４
２）答えがノーであれば、POWは（0000）
に等しく設定する。答えがイエスであつ
て、最初の３つのLSBが０であるという
ことは、８つのカウント毎に１回発生す
る。答えがイエスであり、電力設定状態２
が選択されている場合、PM＝２であり
（ブロツク１３５）、POWは（1000）に等
しく設定される。従つて、電力設定状態２
では、POWは８つの制御周期毎に１回、
（1000）に等しくなり、他の時は（0000）
になり、こうして（1000）に７つの
（0000）が続くという所望の順序になる。 最後に、ZCMの３つのLSBが０であつ
て、PMの内容が２、３、４、５、６又は
７に等しくない場合、４番目のLSBが０
かどうかを試験する（ブロツク１４３）。
答えがイエスであつて、最初の４つの
LSBが０である場合、これは16カウント
毎に１回発生するが、電力設定状態１が選
択されていれば（PM＝１）（ブロツク１
３６）、ROWは（1000）に等しく設定さ
れる。この為、電力設定状態１に対して
は、POWは16個の制御周期毎に１回
（1000）に等しくなり、その他の時は
（0000）であり、こうして（1000）に15個
の（0000）が続くという所望の順序にな
る。 ブロツク１３６で答えがノーであること
は、オフ電力設定状態が選択されたことを
示しており、POWは（0000）に等しく設
定するのが正しくなる。 制御周期に対する適切な制御ワードを発
生したら、このルーチンでは、即時オン・
ラツチ（IOL）を試験する（ブロツク１６
７）ことにより、加熱素子が即時オン様式
で動作しているかどうかを判定することが
残つている。このラツチがセツトされてい
れば、MKB及びPMの内容を交換して、
即時オン様式を実施する為の工程として、
電力制御ルーチンで行われた初めの交換を
逆に戻すことが必要である。この後プログ
ラムはゼロ交差ルーチン（第１５図）にブ
ランチする。 ７ ゼロ交差ルーチン、第１５図 このルーチンは、電力信号の次のゼロ交
差の前に、トリアツク・トリガ用出力ラツ
チＲ４−Ｒ７をリセツトする（ブロツク１
７０）。出力Ｒ８が高に切換えられ（ブロ
ツク１７１）、容量性インターフエイス回
路５０（１）のISRをセツトして、インタ
ーフエイス回路５０（１）に対するＦ入力
を付能し、出力Ｙ１へ出て行く様にする。
こうすることにより、ゼロ交差パルスが入
力Ｋ１に現われる。プログラムは、パルス
Ｋ１に現われるまで待つ（ブロツク１７２
及び１７３）。パルスを受取ると、インタ
ーフエイス回路５０（１）に対する入力
ISRがリセツトされ（ブロツク１７４）、
プログラムは電力出力ルーチン（第１６
図）にブランチする。 ８ 電力出力ルーチン、第１６図 このルーチンは電力出力論理回路２４及
び禁止論理回路２２（第５Ａ図）の作用を
行う。このルーチンでは、定常状態動作の
間、４つの加熱素子に対する制御ワード
POW(a)−POW(d)がアドレスされ（ブロツ
ク１８１−１８４）、各々の制御ワードの
最上位ビツト（MSB）を試験する（ブロ
ツク１８５−１８８）。出力ラツチＲ４−
Ｒ７の内、論理１状態のMSBを持つ制御
ワードに関連したものがセツトされる（ブ
ロツク１９１−１９４）。出力ラツチＲ４
−Ｒ７の内、論理０状態のMSBを持つ制
御ワードに関連したものは、セツトされな
い。後の場合、これらのラツチはリセツト
状態にとゞまる。これは各々のラツチＲ４
−Ｒ７がゼロ交差ルーチンで既にリセツト
されているからである（第１５図のブロツ
ク１７０）。出力ラツチがセツトされると、
関連したトリアツクが導電状態に切換わ
る。リセツト状態にあるＲ出力ラツチに関
連したトリアツクは非導電のまゝである。
こうして、定常状態の動作の間、４つの制
御ワードの各々の最上位ビツトが制御プロ
グラムの毎回のパスの時に試験される。こ
の為、各々のトリアツクをトリガする又は
トリガしないという決定が、各々の制御期
間に行われる。 禁止作用を含む緩始動動作様式もこのル
ーチンによつて実施される。前に述べた様
に、緩始動様式で動作している加熱素子に
対しては、４つの制御期間毎にパルス１個
という割合で電力パルスが印加される。緩
始動様式で動作している加熱素子に電力が
印加されている制御期間の間、他の加熱素
子に対しては、それらの素子の電力設定状
態に関係なく、電力パルスは印加されな
い。この禁止作用がこのルーチンで次の様
にして行われる。このルーチンに入つた
時、SU計数器によつて確認された加熱素
子に関連する緩始動ラツチが試験される
（ブロツク１８０）。セツトされていて、こ
の加熱素子が緩始動様式で動作している場
合、出力ラツチＲ４−Ｒ７の内、この加熱
素子に関連していて、Ｒ（SU＋４）で表わ
される１つのラツチがセツトされる（ブロ
ツク１９５）。こゝでSUはこの加熱素子を
確認するカウントである。次にプログラム
はシフト・ルーチン（第１７図）にブラン
チする。ゼロ交差ルーチンでリセツトされ
ている（第１５図のブロツク１７０）残り
の出力ラツチは変わらないまゝでいる。こ
れは、定常状態決定ブロツク、即ちブロツ
ク１８１−１８８及び１９１−１９４が、
SSLがセツトされている時に側路されるか
らである。こうして、他の全ての加熱素子
に対しては、それらの電力設定状態に無関
係に電力が禁止される。これは、出力ラツ
チＲ４−Ｒ７の内、緩始動様式で動作して
いる加熱素子に関連した１つのラツチだけ
がセツトされるからである。 ９ シフト・ルーチン、第１７図 このルーチンは各々の加熱素子に対する
制御ワードをアドレスして左へ１ビツト位
置だけシフトさせる。電力出力及びシフ
ト・ルーチン（第１６図及び第１７図）
が、各ワードに対して、最上位ビツト位置
を試験し、その後ことごとくの制御期間の
間、各ワードのビツトを左へシフトさせる
ことにより、制御ワードの逐次的な左から
右への試験を行う。こうして各々の加熱素
子に対する制御論理回路が各々の制御周期
に作用するが、オン又はオフ転化の決定は
ことごとくの制御期間に下される。この後
プログラムは走査ルーチン（第１０図）に
戻り、RAMの次のフアイルで命令を繰返
す。 別の実施例 コストの観点から、この発明の好ましい実施
例の制御回路では、マイクロプロセツサが主な
制御素子である。然し、この発明の考えはこの
様な実施例に制約されるつもりはない。第５Ａ
図及び第５Ｂ図の機能的なブロツク図並びに第
９図乃至第１７図のフローチヤートによつて例
示されたこの発明の制御方式は、市場で容易に
入手し得る回路素子を用いた結線形デイジタル
論理回路を使つても実施することが出来る。 第１８図乃至第２３図は、マイクロプロセツ
サの代りに、結線形のデイジタル論理回路を用
いたこの発明の別の実施例の論理回路を示す。
前に説明した素子には同じ参照記号を用いてい
る。図示の論理回路は、第５Ａ図及び第５Ｂ図
のブロツク図に全体的に示す様な形でインター
フエイス接続される。 これから説明する論理回路では、図面を見易
くする為に、インターフエイス回路を省略して
あるが、こういう回路は普通のものであつて、
周知である。 −Ａ タイミング マイクロプロセツサを使つた実施例では、
論理的な事象のタイミングが、マイクロプロ
セツサが直列形である結果、当然のことゝし
て達成される。各々の命令が順次遂行され、
どんな時も、一度に１つの命令しか実行する
ことが出来ない。即ち、ゼロ交差パルスが入
力したことによつて、制御期間が開始された
時、マイクロプロセツサがROMに貯蔵され
ている命令に順次進む。ROMにある命令の
実行を正しい順序で行えば、それがタイミン
グ順序になる。 然しデイジタル論理回路を用いた実施例で
は、各々の制御期間内での事象のタイミング
が、各々の制御論理路４(a)−４(d)にあるタイ
ミング回路によつて制御される。この各々の
タイミング回路が、論理回路４(a)に対して第
２４図の時間線図に示す様な６つのタイミン
グ信号TS１−TS６を発生する。各々のタイ
ミング回路が、その論理回路並びに関連した
加熱素子に伴う制御周期の最初の制御期間の
間、これらのタイミング・パルスを発生す
る。前に述べた様に、各々の加熱素子に対す
る制御周期は他のどの加熱素子とも位相がず
れており、この為各々の制御期間の間、１つ
の制御論理回路に対してだけ、内部タイミン
グ信号が発生される。これが主タイマ１２で
発生された付能信号MTS(a)−(d)によつて制
御される。これらの付能信号が、４つの制御
論理回路を付能する。信号MTS(a)が第２４
図に示されている。 −Ｂ オペレータ入力回路 第１８Ａ図は、第５Ａ図のキーボード５及
び復号器５０の作用を行う回路を概略的に示
している。第１８Ａ図の回路は、前にマイク
ロプロセツサ形の実施例（第７図について説
明したのと同じ基本的な回路である。即ち、
容量性接触キーボード５を持ち、復号器５０
は抵抗回路５０（２）及び容量性インターフ
エイス回路５０（１）で構成される。違い
は、インターフエイス回路５０（１）が符号
化及び優先順位をつける作用を行うが、マイ
クロプロセツサ形の実施例の場合の様に、ゼ
ロ交差パルスを制御信号データと多重化しな
いことである。各々の制御論理回路のタイミ
ング回路により、キーボード及びISRを作動
する信号が発生される。各々の制御論理回路
に対する最初のタイミング信号TSI（第２４
図）がオア・ゲート４７（１）及びISR駆動
回路４７を介して、ISR入力に結合される。
即ち、ことごとくの制御期間に、ISR入力に
信号が加えられる。２番目のタイミング信号
TS２（第２４図）が、現在付能されている
制御論理回路に関連した列に対し、駆動回路
４６を介して印加され、作動されたキーがあ
るかどうか、その列を走査する。従つて、
各々の制御期間の間、１列だけが走査され
る。表に電力設定状態と容量性インターフ
エイス回路５０（１）との間の関係を示して
ある。インターフエイス回路５０（１）によ
つて発生された４ビツトの出力が、各々の制
御論理回路４(a)−４(d)に対して１つずつ、記
憶装置１８（第１９図）の４つの記憶レジス
タ１８（１）の各々の入力に結合される。
個々の制御論理回路について後で更に詳しく
説明するが、このデータがことごとくの制御
期間に、４つの制御論理回路の全部に加えら
れるが、その特定の制御期間の間、主タイマ
１２によつて付能された回路の特定のレジス
タにだけ読込まれる。 −Ｃ 主タイマ こゝで第５Ａ図及び第５Ｂ図について簡単
に説明すると、前に述べた様に、主タイマ１
２の作用は、４つの制御論理回路４(a)−４(d)
を逐次的に付能することであり、各々の制御
期間に１つの制御論理回路を付能する。主タ
イマ１２によつて発生された回路４(a)−４(d)
に対する夫々の付能信号MTS(a)−MTS(b)
が、付能された論理回路に対する制御周期を
開始する。 第１８Ｂ図は主タイマ１２の作用をする論
理回路を概略的に示している。計数器１２
（１）は普通の４ビツト計数器であつて、ゼ
ロ交差検出器１０からのゼロ交差パルスを計
数する様に構成されている。計数器１２
（１）の４つの出力が復号器１２（２）普通
の４線から10線へのBCDから10進法への復
号器に接続される。これは通し番号SN7442
の名前で容易に利用し得る集積回路である。
復号器１２（２）の出力１２(a)−１２(d)が
夫々０乃至３のカウントを表わし、夫々付能
信号MTS(a)−MTS(d)になる。カウント４に
対応する出力が計数器１２（１）のリセツト
入力に結合される。この構成により、計数器
１２（１）は０から３まで計数して、４つの
ゼロ交差パルス毎にゼロにリセツトされる。
計数器１２（１）が０から３まで計数する
時、出力１２(a)−１２(d)の内、計数器１２
（１）の特定のカウントに対応する１つの出
力に、付能信号が現われる。出力１２(a)−１
２(d)が、各々の論理回路４(a)−４(d)のタイミ
ング手段１５の付能入力に結合される。従つ
て、付能信号が回路４(a)−４(d)に逐次的に加
えられ、各々の制御期間にその１つが付能さ
れる。主タイマ１２によつて発生された付能
信号が、付能された１つの論理回路４(a)−４
(d)に対する内部タイミング信号の発生を開始
する。 −Ｄ 制御論理回路 第５Ａ図に示す様に、４つの個別の制御論
理回路４(a)−４(d)が設けられていて、各々が
加熱素子１(a)−１(d)の内の対応する１つに関
連している。この実施例でこれらの回路を構
成する論理回路を以下説明する。その例とし
て、回路４(a)を取上げる。この回路を構成す
る個別の回路の動作を、回路４(a)が付能され
ている制御期間の場合について説明する。前
に述べた様に、回路４(a)−４(d)は主タイマ１
２によつて逐次的に付能され、任意の１つの
制御期間には１つしか付能されない。この
為、回路４(a)の個別回路の動作について説明
することは、その後の制御期間中の回路４(b)
−４(d)にも同じことが云える。 −D1.1 タイミング手段 各々の制御論理回路がタイミング回路
を含み、これが主タイマ１２からの付能
信号に応答して、第２４図の時間線図に
示す一連の６つのタイミング信号TS１
−TS６を発生し、制御論理回路の動作
を同期させる。論理回路４(a)に対する主
タイマ１２からの付能信号が第２４図に
MTS(a)と記されている。図示の様に、
MTSパルスを受取つた制御期間にだけ、
６つのタイミング・パルスが発生され
る。 タイミング回路の細部はこの発明の一
部分を構成するものではなく、従つてそ
の作用を簡単に説明する。第２４図の時
間線図に従つてタイミング信号を発生す
る周知の任意の普通のタイミング回路を
使うことが出来る。 第２４図について説明すると、曲線
ZCPがゼロ交差検出器１０（第５Ａ図）
の出力を表わす。曲線MTS(a)は主タイ
マ１２の４つの出力の内の１つを表わ
す。信号TS１−TS６を用いて、論理回
路の動作を各々の制御期間と同期させ
る。TS１は負に向うパルスであつて、
容量性インターフエイス回路５０（１）
のISR入力に印加される。この負に向う
パルスは、キーボードをTS２によつて
走査し、TS３によつて付能された時、
この走査の結果を記憶装置１８のレジス
タ１８（１）に読込むことが出来る位の
間、低にとゞまる十分な持続時間を持つ
ていなければならない。即ち、TS１は
TS２及びTS３と重なつていなければな
らない。TS４が記憶装置１８のレジス
タ１８（２）に対する付能信号として作
用する。この信号が試験手段３０（第１
９図）のアンド・ゲート３０（１）を介
してレジスタ１８（２）の付能入力にゲ
ートされる。タイミング信号TS５が緩
始動ラツチ３２及び即時オン・ラツチ３
６のクロツク入力に印加され、これらの
ラツチの出力を新しい走査結果に応答し
て更新する（第２１図）。次に比較手段
１６が更新されたラツチ情報に従つてそ
の出力を更新する。タイミング信号TS
６が電力出力論理回路（第５Ａ図の２
２）に印加され、制御ワードを関連した
制御ワード貯蔵レジスタ２４（１）(a)に
読込むことが出来る様にする。タイミン
グ回路は、その論理回路に対する次の制
御周期を開始する。主タイマ１２からの
次の付能信号を待つ。 −D.2 記憶装置 第１９図は第５Ｂ図の記憶装置１８及び
試験手段３０を構成する論理回路を示す。
この実施例では、記憶装置１８がKBと呼
ぶ一時記憶装置１８（１）とPMと呼ぶ永
久記憶装置１８（２）を含む。KBは関連
したキーボードの列の走査結果を貯蔵する
様に、制御期間毎に更新されることに注意
されたい。PMは、その列の走査の間に、
作動されたキーが確認された時にだけ更新
される。この各々の素子は本質的に並列入
力／並列出力形の４ビツト貯蔵レジスタで
構成され、これは通し番号SN74194の名称
で容易に入射し得る集積回路である。 レジスタ１８（１）がインターフエイス
回路５０（１）からの制御信号を受取つて
貯蔵する。この信号が、第２４図の時間線
図のタイミング信号TS３により、レジス
タ１８（１）の出力に送られる。レジスタ
１８（１）の出力がこれから説明する様に
して、試験手段３０によつて試験される。
この時、試験手段３０のゲート３０（２）
からの出力が適切な時、レジスタ１８
（２）の付能入力Ｅにパルスを送ることに
より、レジスタ１８（２）を付能し、こう
してレジスタ１８（１）に貯蔵されている
符号化信号をレジスタ１８（２）に読込む
ことが出来る様にする。レジスタ１８
（１）の内容はこのことによつて変わらな
い。 −D.3 試験手段 試験手段３０は、(1)貯蔵された新しい信
号がオフ信号である時、又は(2)新しい信号
がオン信号であり、レジスタ１８（２）に
貯蔵されている前の信号がオフ信号である
時、又は(3)新しい信号が電力設定状態１−
７の内の１つであり、前の信号がオフ信号
ではない時にだけ、レジスタ１８（１）に
一時的に貯蔵されている新しい信号をレジ
スタ１８（２）に読込むことが出来る様に
する。更に、試験手段３０は、レジスタ１
８（２）にオフ信号が貯蔵されている時、
緩始動ラツチ及び即時オン・ラツチをリセ
ツトする。条件（１）により、オフ信号は
常に１８（２）に読込まれる。条件（２）
は、オフ状態から変わる時、電力設定状態
１−７の内の１つより前にオン設定状態が
選択されること、並びに前の信号が電力設
定状態１−７の内の１つである場合、オン
設定状態を無視することを保証する。条件
(3)は電力設定状態１−７の或るものから別
のものへの変更が出来る様にする。作動さ
れたキーが検出されなかつた状態を表わす
空白入力は、今述べた条件(1)、(2)又は(3)の
時にだけレジスタ１８（２）を付能したこ
とにつて、自ずと排除される。 この実施例の試験手段３０を第１９図の
論理図について説明する。論理アンド・ゲ
ート３０（１）の出力がレジスタ18（２）
の付能入力に結合される。ゲート２０
（２）の出力が論理１である時、レジスタ
１８（１）の信号がレジスタ１８（２）に
読込まれる。ゲート３０（１）は、TS4信
号を論理オア・ゲート３０（２）の出力と
アンドすることにより、レジスタ１８
（２）の付能動作をタイミング信号TS４
（第２４図）と同期させる様に作用する。
このオア・ゲートの出力は、前述の任意の
１つの条件(1)、(2)又は(3)が充たされた時に
論理してある。レジスタ１８（１）にオフ
信号（1000）が存在することが、論理アン
ド・ゲート３０（３）によつて検出され
る。このゲートはレジスタ１８（１）の４
つの出力を入力として持つている。レジス
タ１８（１）にある信号の３つの最下位ビ
ツトに対応する、ゲート３０（３）への入
力が反転される。従つて、信号（1000）に
よつて表わされるオフ信号がレジスタ１８
（１）に貯蔵されている時、ゲート３０
（３）の出力は論理１である。ゲート３０
（３）の出力が、ゲート３０（２）及び３
０（１）を介して、レジスタ１８（２）の
付能入力に結合される。 レジスタ１８（１）にオン信号が存在す
ることが、レジスタ１８（１）の出力を入
力とする論理アンド・ゲート３０（４）に
よつて検出される。レジスタ１８（１）に
ある号の２番目及び３番目の最下位ビツト
に対応する、ゲート３０（４）への入力が
反転される。この為、レジスタ１８（１）
にオン信号（1001）が貯蔵されている時、
ゲート３０（４）の出力は論理１である。
ゲート３０（４）の出力が、ゲート３０
（６），３０（２）及び３０（１）を介し
て、レジスタ１８（２）の付能入力に結合
される。レジスタ１８（２）のオフ信号
が、レジスタ１８（２）の４つの出力を入
力とする論理アンド・ゲート３０（５）に
よつて検出される。レジスタ１８（２）の
３つの最下位ビツトに対応する、ゲート３
０（５）への入力が反転される。従つて、
オフ信号（1000）がレジスタ１８（２）に
貯蔵されている時、ゲート３０（５）の出
力は論理１である。論理アンド・ゲート３
０（６）がゲート３０（４）及び３０
（５）の出力をアンドする。従つて、レジ
スタ１８（１）にある新しい信号がオン信
号であり、レジスタ１８（２）にある前の
信号がオフ信号である時、ゲート３０
（６）の出力は論理してある。ゲート３０
（６）の出力が、ゲート３０（２）及び３
０（１）を介して、レジスタ１８（２）の
付能入力に結合される。 レジスタ１８（１）に電力設定状態１−
７の内の１つを表わす信号が存在すること
が、ゲート３０（７）及び３０（８）によ
つて検出される。論理オア・ゲート３０
（７）は、３つの最下位ビツトに対応する
レジスタ１８（１）の出力を入力とする。
この為、レジスタ１８（１）に空白意外の
任意の信号を表わす信号がある場合、ゲー
ト３０（７）の出力は論理１である。論理
アンド・ゲート３０（８）が、ゲート３０
（７）の出力を、レジスタ１８（１）の最
上位ビツトに対応する反転入力とアンドす
る。表に示す様に、この最上位ビツト
は、オン及びオフ設定状態では論理１、電
力設定状態１−７では論理０である。従つ
て、レジスタ１８（１）にある信号が、電
力設定状態１−７の内の任意の１つを表わ
す時、ゲート３０（８）の出力が論理１で
あり、他の時は論理０である。論理アン
ド・ゲート３０（９）が、ゲート３０
（８）の出力をゲート３０（５）の反転入
力とアンドする。この為、ゲート３０
（８）の出力が論理１でゲート３０（５）
が論理０であつて、レジスタ１８（１）に
ある信号が設定状態１−７の内の１つに対
応し、レジスタ１８（２）にある信号がオ
フ設定状態ではないことを表わす時、ゲー
ト３０（９）の出力は論理１である。ゲー
ト３０（９）の出力が、ゲート３０（２）
及び３０（１）を介してレジスタ１８
（２）の付能入力に結合される。 試験手段３０は、(イ)レジスタ１８（１）
が電力設定状態１−７の内の１つを表わす
信号を持つている時、並びに(ロ)レジスタ１
８（２）がオン信号を貯蔵している時、緩
始動ラツチ３２（第２１図）をセツトす
る。条件(イ)は、前に説明した様に、論理ア
ンド・ゲート３０（８）の出力が論理１で
あることによつて表わされる。 条件(ロ)は、レジスタ１８（２）から出力
線を入力とするアンド・ゲート３０（１
０）によつて検出される。２番目及び３番
目の最下位ビツトを表わす線は反転され、
この為、レジスタ１８（２）に貯蔵されて
いる信号がオン信号（1001）である時にだ
け、ゲート３０（１０）の出力は論理１で
ある。ゲート３０（８）及び３０（１０）
の出力が論理アンド・ゲート３９（１１）
によつてアンドされる。ゲート３０（１
１）の出力３０(a)が緩始動ラツチ３２（第
２１図）のセツト入力に結合される。この
為、前述の条件(イ)及び(ロ)が充たされた時、
SSLをセツトする論理１が印加される。 試験手段３０は、レジスタ１８（１）に
ある信号が、レジスタ１８（２）にある信
号によつて表わされる設定状態よりも低い
電力設定状態を表わす時、即時オン・ラツ
チ３６（第２１図）をリセツトする。これ
は、比較器３０（１２）が２つのレジスタ
の内容の大きさを比較することによつて達
成される。 第１９図の回路では、この作用が比較器
３０（１２）及びゲート３０（５），３０
（８）及び３０（１３）−３０（１５）によ
つて行われる。レジスタ１８（１）及び１
８（２）の内容の比較が比較器３０（１
２）によつて連続的に行われる。この比較
器は、通し番号SN7485の名称で集積回路
として容易に利用し得る形式の普通の４ビ
ツトの大きさ比較器である。新しく送込ま
れた電力設定状態が前に送込まれた設定状
態より低い設定状態である時の様に、レジ
スタ１８（１）の内容の大きさがレジスタ
１８（２）の内容の大きさより小さい時、
比較器３０（１２）の出力は論理１であ
る。この出力がアンド・ゲート３０（１
５）に結合され、このアンド・ゲートがこ
の出力をアンド・ゲート３０（８）及び３
０（１４）の出力とアンドする。今述べた
様に、アンド・ゲート３０（８）の出力
は、レジスタ１８（１）の内容が電力設定
状態１−７の内の任意の１つを表わす時
に、論理１である。レジスタ１８（２）の
反転した最上位ビツトを、レジスタ１８
（２）の３つの最下位ビツトのオアをとる
論理オア・ゲート３０（１３）の出力とア
ンドする論理アンド・ゲート３０（１４）
の出力は、レジスタ１８（２）が電力設定
状態１−７の内の任意の１つを表わす符号
を持つ時、論理１である。従つて、レジス
タ１８（１）及び１８（２）が両方共、電
力設定状態１−７の内の任意の１つを表わ
す符号を持つている時には、何時でもゲー
ト３０（１５）が比較結果を論理オア・ゲ
ート３０（１６）を介して、即時オン・ラ
ツチ３６（第２１図）のリセツト入力にゲ
ートする。上に述べた条件が充たされ、レ
ジスタ１８（１）にある電力設定状態がレ
ジスタ１８（２）にあるものより低い時、
ゲート３０（１５）の出力、従つてゲート
３０（１６）の出力３０(c)は論理１であ
り、この結果即時オン・ラツチ３６がリセ
ツトされる。 ゲート３０（５）の出力が、オア・ゲー
ト３０（１６）を介して即時オン・ラツチ
３６のリセツト入力にも結合される。この
為、レジスタ１８（２）にオフ設定状態
（1000）が貯蔵されている時には、ラツチ
３６もリセツトされる。 最後に、ゲート３０（５）の出力３０(b)
が緩始動ラツチ３２のリセツト入力に直接
的に結合される。この為、レジスタ１８
（２）にオフ信号が貯蔵されている時、緩
始動ラツチ３２がリセツトされる。 −D.4 主計数器 第５Ｂ図の主計数器１４がこの実施例で
は４ビツトのリツプル形計数器によつて構
成される。この計数器は主タイマ１２（第
１８Ｂ図）によつて発生された付能パルス
を計数する。４つの制御期間毎に、特定の
制御論理回路に対して付能パルスが送られ
ることに注意されたい。計数器１４は、通
し番号SN7493の名称で呼ばれる集積回路
として容易に入手し得る形式のものであつ
てもよい。 −D.5 制御ワード発生手段 この実施例の制御ワード発生手段１６
（第５Ｂ図）に対する論理回路は、第２０
図に示す様に、本質的には、４線から10線
への２進から10進への復号器１６（１）
と、主計数器１４のカウントの４つのビツ
トを表わす４つの出力１４(a)−１４(d)に応
答する計数ゲートと呼ぶゲート１６（４）
(a)−１６（４）(d)を含む論理ゲート回路
と、これらの計数ゲートからの出力並びに
電力設定状態１−５を表わす復号器１６
（１）からの出力に応答する比較ゲートと
呼ぶゲート１６（２）(a)−16（２）(d)と、
その出力が４ビツトの制御ワードを構成す
る符号化ゲートと呼ぶゲート１６（９）(a)
−１６（９）(d)と、結合ゲート１６（５），
１６（６），１６（７）及び１６（８）と
で構成されている。 この回路は、制御周期の最初の制御期間
の間、４ビツトの制御ワード（0000）、
（1000）、（1010）又は、（1111）の内の１つ
を発生する。発生される特定のワードは選
択された電力設定状態、主計数器のカウン
ト並びに動作様式の関数である。この動作
様式は、緩始動ラツチ３２及び即時オン・
ラツチ３６（第２１図）の状態によつて決
定される。 前に述べた様に、電力設定状態５−７及
び緩始動様式及び即時オン様式は、上に述
べた制御ワードの内の適正な１つを反復的
に発生することによつて実施することが出
来る。電力設定状態１−４では、（1000）
と（0000）の或る順序を反復的に発生しな
ければならない。各々の電力設定状態に関
連した特定の順序は、前にマイクロプロセ
ツサ形の実施例について説明したのと同じ
である。 第２０図について説明すると、復号器１
６（１）が、記憶装置１８（第２０図）の
レジスタ１８（２）から線１８(a)−１８(d)
に出る出力を復号することにより、実現し
ようとする電力設定状態を確認する。前に
述べた様に、レジスタ１８（２）が、使わ
れる電力設定状態を表わすBCD符号化信
号を貯蔵している。復号器１６（１）の１
つの入力は、各々の電力レベルの設定状態
と一意的に関連している。復号器１６
（１）の出力１−７が夫々電力設定状態１
−７に関連している。（この実施例で線０，
８及び９は使わない。）復号器１６（１）
に対する符号化入力によつて表わされた電
力設定状態が、関連した複合器の出力線の
論理０によつて表わされる。他の全ての出
力線の出力は論理１である。例えば、符号
化入力が電力設定状態３を表わす時、線３
の復号器の出力が論理０であり、他の全て
の線の出力はいずれも論理１である。復号
器１６（１）は、通し番号SN7442の名称
で呼ばれる集積回路として市場で容易に入
手し得る形式の、普通の４線から10線への
BCDから10進への変換器であつてよい。 符号化ゲート１６（９）(a)−16（９）(c)
が出力CW１−CW４に、４ビツトの制御
ワードを発生する。CW１が最上位ビツト
であり、CW４が最下位ビツトである。 符号化ゲート１６（９）(c)の出力が、
夫々論理オア・ゲート１６（９）(a)及び１
６（９）(d)を介して、出力CW１及びCW
３に結合されると共に、出力CW２及び
CW４に直接的に結合される。この為、ゲ
ート１６（９）(c)の出力が論理１であれ
ば、制御ワード（1111）が出力CW１−
CW４に現われる。ゲート１６（９）(c)は
論理アンド・ゲートであつて、緩始動ラツ
チ３２（SSL）（第５Ｂ図）の反転出力を
論理オア・ゲート１６（８）の出力とアン
ドする。論理オア・ゲート１６（８）が復
号器１６（１）の反転出力７を即時オン・
ラツチ３６（IOL）（第２１図）の出力と
オアする。この為、SSL３２がリセツトさ
れていて（即ちその出力が論理０であり）、
且つ復号器１６（１）の出力７が論理０
（符号）であるか或いはIOL３６がリセツ
トされている時にだけ、ゲート１６（９）
(c)の出力が論理１である。同様に、ゲート
１６（９）(c)の出力、従つて出力CW２及
びCW４は、SSL３２がセツトされている
か、或いは７以外の設定状態が選択されて
いて、IOLがリセツトされている時、論理
０（不作動）である。 符号化ゲート１６（９）(a)及び１６
（９）(b)が論理アンド・ゲート１６（７）
の出力を夫々出力CW１及びCW３に結合
する。ゲート１６（７）が復号器１６
（１）からの反転出力６及びSSL３２の出
力をアンドする。従つて、復号器１６
（１）の出力５が論理０であつてSSL３２
がリセツトされている時、ゲート１６
（７）の出力、従つてゲート１６（９）(a)
及び１６（９）(b)の出力が論理１であり、
出力CW１−CW４に制御ワード（1010）
を発生する。 制御ワード（1000）は次の３つの状態の
時に発生される。(1)緩始動様式が進行して
いる時、即ち、SSL３２がセツトされてい
る時、(2)定常状態の動作の間、電力設定状
態５が選択された時、又は(3)電力設定状態
１−４の内の１つが選択され、計数器１４
の適正なカウントが検出された時。この内
の条件(3)については、更に詳しく説明す
る。上に述べた条件(1)を考えると、SSL３
２の出力は、SSLがセツトされている時に
論理１である。この出力がオア・ゲート１
６（９）(a)を介して出力CW１に結合され
る。この為、SSL３２がセツトされている
時、CW１は論理１である。SSL３２の出
力は、前に述べた様に、アンド・ゲート１
６（７）及び１６（９）(c)に対する反転入
力にもなる。この為、SSLの出力が論理１
である時、これらの各々のゲートの出力は
論理０である。従つて、CW２−CW４は
論理０である。この為、線CW１−CW４
に制御ワード（1000）が現われる。 次に条件(2)を考えると、設定状態５が選
択された時、復号器１６（１）の出力５は
論理０であり、他の出力は論理１である。
更に定常状態の動作中、SSL３２及びIOL
３６の両方がリセツトされている。この
為、ゲート１６（７）及び１６（９）(c)の
出力は論理０であり、CW２−CW４に論
理０が現われる。復号器１６（１）の出力
５が反転されて、論理オア・ゲート１６
（６）及び１６（９）(a)を介して出力CW
１に結合される。従つて、出力５が論理０
である時、CW１に論理１が現われ、CW
１−CW４の制御ワードは（1000）にな
る。 上に述べた条件(3)について考えると、前
に述べた様に、電力設定状態１−４の時、
制御ワード（1000）及び（0000）の反復的
な順序が発生される。各々の電力設定状態
に対して所望の順序の制御ワードを発生す
る為、一般的に1/2ⁿで表わした制御ワード
（1000）に対する繰返し速度と、主計数器
１４の２進カウントとの間の関係を利用
し、計数器１４の最初のｎ個の最下位ビツ
トが全部論理０である時には、何時でも制
御ワード（1000）を発生することにより、
制御ワードの1/2ⁿの繰返し速度を構成する
ことが出来る様にする。例えば、電力設定
状態４では、制御ワード（1000）から始ま
り、その後に７個の制御ワード（0000）が
続く様な反復的な順序の制御ワードが必要
である。これは、ｎ＝３の場合の1/2ⁿに対
応する1/8の制御ワード（1000）に対する
繰返し速度である。1/8の所望の繰返し速
度が、計数器の最初の３つの最下位ビツト
が論理０である時、何時でも制御ワード
（1000）を発生することによつて達成され
る。こういうことは８カウント毎に起る。 こういう順序を実現する為、計数器１４
のカウントを計数ゲート１６（４）(a)−１
６（４）(d)によつて次の様に処理する。計
数器１４から線１４(a)−(d)に出る入力は、
カウントの１番目から４番目までの最下位
ビツトを表わす。ゲート１６（４）(a)は論
理インバータであり、最初の最下位ビツト
がゼロである時、その出力は論理１であ
る。ゲート１６（４）(a)の出力が論理アン
ド・ゲート１６（４）(d)によつて線１４(b)
からの反転入力とアンドされ、最初の２つ
の最下位ビツトが０である時にだけ、ゲー
ト１６（４）(b)の出力が論理１になる。同
様に、ゲート１６（４）(b)の出力がアン
ド・ゲート１６（４）(c)により、線１４(c)
からの反転入力とアンドされ、この為、最
初の３つの最下位ビツトが０である時にだ
け、ゲート１６（４）(c)の出力が論理１に
なる。ゲート１６（４）(d)に対してもこの
パターンが同様に繰返される。 比較ゲート１６（２）(a)−１６（２）(d)
は、計数ゲート１６（４）(a)−１６（４）
(d)の個別の出力を、復号器１６（１）から
の反転出力４−１と夫々アンドする。即
ち、論理アンド・ゲート１６（２）(a)がゲ
ート１６（４）(a)の出力を復号器の出力線
４の反転出力とアンドレ、ゲート１６
（２）(b)がゲート１６（４）(b)の出力及び
復号器の線３の出力をアンドするという風
になる。各々の比較ゲートは、復号器１６
（１）からの入力線によつて表わされた特
定の電力設定状態に一意的に関連している
ものとみなすことが出来る。この様に構成
すると、どんな制御期間の間でも、精々１
つの比較ゲート１６（２）(a)−１６（２）
(d)の出力しか論理１にならず、この比較ゲ
ートに関連している電力設定状態に伴う最
下位ビツト・パターンが発生する時にだ
け、任意の１つの比較ゲートの出力が論理
１になる。例えば、電力設定状態３を実現
する時、復号器の出力３は論理０であり、
復号器の他の出力は論理１である。従つ
て、ゲート１６（２）(b)の入力となる復号
器の反転出力は論理１になり、他の比較ゲ
ートに対する反転入力は論理０になる。こ
の為、１６（２）(b)以外の比較ゲートの出
力は、計数器１４のカウントに関係なく、
論理０のまゝである。然し、ゲート１６
（２）(b)の出力は、ゲート１６（４）(b)の
出力の論理１によつて表わされる様に、計
数器１４からの最初の２つの最下位ビツト
が０である時には、何時でも論理１であ
る。この為、電力設定状態３では、ゲート
１６（２）(b)の出力は４カウント毎に１
回、論理１になる。 比較ゲート１６（２）(a)−１６（２）(d)
の出力が、論理オア・ゲート１６（５），
１６（６）及び１６（９）(a)を介して、制
御ワード発生手段１６の出力に結合され
る。 論理オア・ゲート１６（５）が比較ゲー
ト１６（２）(a)−１６（２）(d)の出力をオ
アし、従つて任意の比較ゲートの出力が論
理１である時、ゲート１６（５）の出力は
論理１になる。ゲート１６（５）の出力が
論理１になると、制御ワード（1000）が発
生される。 −D.6 ラツチ及びタイマ 前に述べた様に、緩始動様式及び即時オ
ン様式を開始する時、それが接続する時並
びに終了する時、ラツチ及びタイマを使
う。 第２１図は、制御回路の内、緩始動ラツ
チ３２、緩始動タイマ３４、即時オン・ラ
ツチ３６及び即時オン・タイマ３８の実施
例を含む部分を示す。ラツチ３２，３６
は、通し番号SN7470の名称の集積回路と
して市場で容易に入手し得る形式の普通の
Ｊ−Ｋ形フリツプフロツプである。 第１９図及び第２１図に示す様に、SSL
ラツチ３２のＪ入力が試験手段３０のゲー
ト３０（１１）の出力３０(a)に結合され
る。ラツチ３２のＱ出力が、線３２(a)を介
して、比較手段１６のゲート１６（６）、
ゲート１６（７）及びゲート１６（９）(c)
の入力に結合される。Ｑ出力はタイマ３４
にも結合される。 動作について説明すると、緩始動様式を
実施する必要があると試験手段３０が判定
した時、試験手段３０（第１９図）のゲー
ト３０（１１）の出力に論理１が現われ
る。この時ラツチ３２のＱ出力が、タイミ
ング信号TS５（第２４図）を受取つた時
に論理１に切換わり、この後ラツチ３２の
Ｋ入力に論理１の信号が送込まれるまで、
論理１の状態にとゞまる。リセツトされた
時、ラツチ３２の出力が論理０に切換わ
り、緩始動様式がこの後で必要になるま
で、０のまゝでいる。 タイマ３４が、ラツチのセツト状態によ
つて付能された時、予定数のTS２タイミ
ング信号（第２４図）を計数し、その後そ
れ自身と緩始動ラツチをリセツトすること
により、緩始動動作様式の持続時間を制御
する。この実施例では、約１秒の持続時間
が必要である。この為、４ビツトの計数器
３４（１）を使うと共に、計数器３４
（１）の４つの出力をアンドする論理アン
ド・ゲート３４（２）の出力を使つて、ラ
ツチ３２及び計数器３４（１）をリセツト
する。16番目のカウントで、線３４（３）
に論理１が現われ、ゲート３４（２）の出
力が計数器３４（１）及びラツチ３２をリ
セツトする。前に述べた様に、タイミング
信号TS２は、４つの制御期間毎に１回、
任意の１つの制御論理回路４(a)−４(d)に加
えられる、主タイマ１２からの付能パルス
と同期して発生される。この為、タイミン
グ信号TS２の周波数は15Hzである。この
為、パルス15個というカウントは、所望の
１秒の持続時間に満足し得る程度に近い。 タイマ３４の計数器３４（１）が信号
TS２を計数することは、論理アンド・ゲ
ート３４（４）によつてタイミング信号
TS２とアンドされるラツチ３２の出力に
よつて付能される、この為、信号TS２は、
ラツチ３２がセツトされた時、ゲート３４
（４）を介して計数器３４（１）のクロツ
ク入力にゲートされると共に、ラツチ３２
がリセツトされた時は阻止される。 タイマ３４のラツチ３２及び計数器３４
（１）は、次のいずれかの事象が発生した
時にリセツトされる。即ち、予定数のカウ
ントを計数したこと、又はレジスタ１８
（２）（第１９図）にオフ信号が送込まれた
ことである。論理オア・ゲート３２（１））
が試験手段３０からの出力３０(b)及び出力
３４（３）をラツチ３２のＫ入力に結合す
る。この為、オフ設定状態を送込んだこと
を表わす出力３０(b)の論理１か、又は16番
目のカウントが発生したことを表わす出力
３４（３）により、ゲート３２（１）の出
力に論理１が現われ、ラツチ３２をリセツ
トする。 ゲート３２（１）の出力の論理１が、タ
イミング信号TS５（第２４図）と同期し
て、計数器３４（１）をリセツトする。ゲ
ート３２（１）の出力が、ゲート３２
（１）の出力をタイミング信号TS５とアン
ドする論理アンド・ゲート３４（５）を介
して、計数器３４（１）のリセツト入力に
結合される。ゲート３４（５）の論理１の
出力が計数器３４（１）をリセツトする。 即時オン・ラツチ３６（IOL）及び即時
オン・タイマ（IOT）３８の動作は、これ
迄説明した緩始動ラツチ及びタイマの動作
とよく似ている。ラツチ３６は、ラツチ３
２をリセツトするのと同じ信号、即ちラツ
チ３６のＪ入力に結合される計数器３４
（２）の出力３４（３）の論理１によつて
セツトされる。ラツチ３６がセツトされる
と、アンド・ゲート３８（１）を介してタ
イマの入力にタイミング信号TS２を通過
させることにより、タイマ３８が付能され
る。即時オン様式の持続時間は、TS２パ
ルスの予定数を計数するタイマ３８によつ
て制御される。これは、８ビツト計数器と
して作用する様に縦続接続した２つの４ビ
ツト計数器３８（２）及び３８（３）を使
つて行われる。この実施例では、即時オン
様式の8.5秒という所望の持続時間は、128
個のパルスTS２を計数することによつて
大体近似される。129番目のカウントの初
めに、最上位ビツトに対応する計数器３８
（３）の出力３８（５）が論理１になる。
出力３８（５）がオア・ゲート３６（１）
を介してフリツプフロツプ３６の入力Ｋに
結合される。従つて、128個の信号TS２を
計数した後、即時オン・ラツチがリセツト
される。この後、ゲート３８（１）は、
IOLが再びセツトされるまで、タイマの入
力からそれ以上のパルスを阻止する。 タイマ３８の計数器３８（２）−３８
（３）をリセツトするのは、ゲート３６
（１）の出力を論理アンド・ゲート３８
（６）を介して、この各々の計数器のリセ
ツト入力に結合することによつて行われ
る。ゲート３８（６）が、ゲート３６
（１）からの信号をタイミング信号TS５と
アンドすることにより、タイミング信号
TS５と同期させる。 ラツチ３６も、一層低い電力設定状態を
選択したことを表わす試験手段３０（第１
９図）の出力３０(c)の論理１か、又はオフ
信号が送込まれたことを表わす出力３０(b)
の論理１によつてリセツトされる。これら
の出力がオア・ゲート３６（１）を介して
ラツチ３６のＫ入力に結合される。 夫々タイマ３４，３８に使われる計数器
３４（１），３４（２）及び３８（２）−３
８（３）は、通し番号SN5493の名称で呼
ばれる集積回路として市場で容易に入手し
得る形式のものである。 −Ｅ 電力出力論理回路 第２２図に示す論理回路が第５Ａ図の電力
出力論理回路２４の作用をする。シフト・レ
ジスタ２４（１）(a)−２４（１）(d)が、相次
ぐ制御期間に、夫々制御論理回路４(a)−４(d)
から制御ワードCW(a)−CW(d)を受取つて貯
蔵する。関連した１つの制御論理回路４(a)−
４(d)のタイミング手段１５からのタイミング
信号TS６が、そのレジスタの付能入力Ｅに
印加された時、４ビツトの制御ワードが関連
した１つのレジスタ２４（１）−２４（４）
に送込まれる。この信号は、関連した１つの
加熱素子１(a)−１(d)に対する制御周期の最初
の制御期間の間に発生される。次の制御論理
回路に対する制御ワードが、その制御周期の
最初の制御期間である次の制御期間の間に、
関連したレジスタに送込まれる。これが反復
的に４つの論理回路全てに対して相次いで行
われ、前に述べた様に主タイマ１２と同期し
ている。 夫々の加熱素子の制御周期が互い違いにな
つているから、任意の特定の制御期間の間、
１つのレジスタが付能されて新しい制御ワー
ドを受取り、他の３つのレジスタの内容は、
最上位ビツトを試験する前に１位置だけ左へ
シフトする。この為、各制御ワードの各々の
ビツトを、各々の制御期間に１ビツトずつ、
左から右へ逐次的に試験することが出来る。 関連したレジスタの付能入力に印加される
タイミング信号が、論理オア・ゲート２４
（３）を介して、他の３つのシフト・レジス
タのシフト入力にも結合される。例えば、加
熱素子１(a)に対する制御周期の最初の期間の
間、制御論理回路４(a)が制御ワードCW(a)を
発生し、これが貯蔵レジスタ２４（１）(a)の
データ入力に４ビツト信号として現われる。
制御論理回路４(a)のタイミング手段１５がタ
イミング・パルスTS６(a)を送出し、これが
貯蔵レジスタ２４（１）(a)の付能入力に印加
され、新しい制御ワードをこのレジスタに読
込むことが出来る様にする。この信号はオ
ア・ゲート２４（３）(b)−２４（３）(d)を介
して、レジスタ２４（１）(b)−２４（１）(d)
の左シフト入力にも印加され、これらのレジ
スタの内容を１位置だけ左へシフトさせる。 そのレジスタの最上位ビツトに対応する各
レジスタ２４（１）(a)−２４（１）(d)の出力
が、Ｊ入力に直接的に接合されると共に、関
連した１つの論理インバータ２４（４）(a)−
２４（４）(d)を介して、関連した１つのラツ
チ２４（２）(a)−２４（２）(d)のＫ入力に結
合される。最上位ビツト位置に論理１がある
と、検出器１０（第５Ａ図）からのゼロ交差
パルスが次に発生した時に、関連したラツチ
がセツトされ、このビツト位置が論理０であ
ると、ゼロ交差パルスを受取つた時に、ラツ
チがリセツトされる。 シフト・レジスタ２４（１）(a)−２４
（１）(d)は、通し番号SN74194の集積回路と
して市場で容易に入手し得る形式のものであ
る。ラツチ２４（４）(a)−２４（４(d)は、緩
始動ラツチ及び即時オン・ラツチについて述
べたのと同一の普通のＪ−Ｋ形フリツプフロ
ツプである。 ラツチ２４（２）(a)−２４（２）(d)の出力
２４(a)−２４(d)が、禁止論理回路２２及びト
リアツク駆動器１２６を介して、夫々トリア
ツク３(a)−３(d)のゲート端子に結合される。
こうしてトリアツク３(a)−３(d)のトリガ動作
が電力信号のゼロ交差と同期する。 −Ｆ 禁止論理回路 第２３図に示す論理回路が禁止論理回路２
２（第５Ａ図）の作用をする。前に述べた様
に、４つの加熱素子が互い違いに制御される
為、任意の１つの制御期間の間に、緩始動様
式で動作する精々１つの加熱素子に電力が印
加される。禁止論理回路２４の作用は、緩始
動様式で動作する加熱素子に電力を印加する
制御期間を確認し、この期間中、他の３つの
加熱素子に対する電力の印加を禁止すること
である。 第２３図の回路の検出作用が、電力出力論
理回路２４（第２２図）のトリガ出力２４(a)
−２４(d)を制御回路４(a)−４(d)の緩始動ラツ
チの出力３２(a)−３２(d)と夫々アンドする論
理アンド・ゲート２２（３）(a)−２２（３）
(d)によつて行われる。１つのアンド・ゲート
２２（３）(a)−２２（３）(d)の出力が論理１
であることは、関連したトリガ信号が論理１
であつて、関連した緩始動ラツチがセツトさ
れていることを表わす。従つて、１つのゲー
ト２２（３）(a)−２２（３）(d)の出力が論理
１である時、他のトリアツクに対するトリガ
信号は禁止すべきである。 禁止作用が禁止ゲートと呼ぶ論理アンド・
ゲート２２（１）(a)−２２（１）(d)と論理ノ
ア・ゲート２２（２）(a)−２２（２）(d)との
組合せによつて行われる。禁止ゲート２２
（１）(a)−２２（１）(d)が２４(a)−２４(d)か
らの入力をゲート２２（２）(a)−２２（２）
(d)の出力と夫々アンドする。 各々の検出ゲート２２（３）(a)−２２
（３）(d)の出力が、ノア・ゲート２２（２）
を介して、関連した禁止ゲートを除いて夫々
の禁止ゲート２２（１）に結合される。例え
ば、ゲート２２（３）(a)の出力が、夫々ノ
ア・ゲート２２（２）(b)−２２（２）(d)を介
して、ゲート２２（１(b)−２２（１）(d)に結
合される。この為、特定の１つの検出ゲート
２２（３）(a)−２２（３）(d)の出力が論理１
であると、この特定の検出ゲートに関連した
１つを除いて、各々の禁止ゲート２２（１）
の１つの入力、従つてその出力が論理０にな
る。 ゲート２２（１）(a)−２２（１）(d)の出力
２２(a)−２２(d)がトリアツク３(a)−３(d)のゲ
ート入力に、夫々普通のトリアツク駆動回路
２６を介して結合される。出力が論理１にな
ると、関連したトリアツクが導電状態に切換
わる。出力が論理０であると、関連したトリ
アツクは交流電力信号の次のゼロ交差の時に
非導電になる。 回路の動作例として、加熱素子１(a)が緩始
動様式で動作していると仮定する。この時、
入力３２(a)が論理１である。電力出力論理回
路２４の判断により、加熱素子１(a)に電力を
印加すべき制御期間の間、入力２４(a)も論理
１であり、その結果、検出ゲート２２（３）
(a)の出力が論理１になり、ノア・ゲート２２
（２）(b)−２２（２）(d)の出力は論理０にな
り、ゲート２２（１）(b)−２２（１）(d)の出
力は論理０になる。ゲート２２（３）(b)−２
２（３）(d)の出力は必然的にゼロになる。こ
れは前に述べた様に、任意の１つの制御期間
の間、精々１つのゲートしか論理１にならな
いからである。この結果、ノア・ゲート２２
（２）(a)の出力が論理１になる。この為、ゲ
ート２２（１）(a)の出力２２(a)は論理１であ
る。この結果、電力出力論理回路２４からの
信号２４(b)−２４(d)の状態に関係なく、トリ
アツク３(a)が導電状態にトリガされて、トリ
アツク３(b)−３(d)は非導電になる。 どの加熱素子も緩始動様式で動作していな
い場合、各々のノア・ゲート２２（２）(a)の
出力が論理１になり、電力出力論理回路２４
の出力２４(a)−２４(d)を禁止回路を介して直
接的にトリアツク駆動器に送ることが出来る
ことに注意されたい。 以上説明した実施例は、１個の電力サイクル全
部の持続時間を持つ制御期間を用いている。然
し、当業者であれば、半サイクルの制御期間も同
様に使うことが出来ることが理解されよう。この
場合、印加される電力パルスは、全サイクルでは
なく、電力信号の半サイクルである。半サイクル
の制御期間を使う場合の利点は、調理温度の同じ
範囲に対し、半サイクルの制御期間を使うと、電
力サイクルの間にオフ時間が得られ、それが、
100％の設定状態の場合を別にすると、各々の電
力設定状態で、全サイクルの場合の半分になるこ
とである。従つて、電流サージによる回路部品の
ストレスが、半サイクルの制御期間を使うと減少
する。然し、こゝで説明した実施例で繰返し速度
に半サイクル方式を使う場合の欠点は、最大の電
力設定状態の場合を別にして、電力パルスが同じ
極性になり、電源から直流電流成分が流れること
である。勿論、全サイクル制御期間を使えば、こ
の直流成分がない。 当業者であれば、以上の説明から、種々の変更
が考えられよう。この発明はこゝに説明した特定
の実施例に制約されるものではなく、特許請求の
範囲の記載の範囲内で可能なあらゆる変更を包括
するものと承知されたい。

【図面の簡単な説明】

第１図はこの発明を用いた多重素子調理頂部の
斜視図、第２図はこの発明を用いた調理装置の全
体的なブロツク図、第３図はオペレータが選択し
得る種々の電力設定状態に対応する電力信号を示
すグラフ、第４図は電力設定状態５で動作する４
つの加熱素子の各々に、特定の電力設定状態に対
する電力信号が印加される互い違いの様子を示す
グラフ、第５Ａ図はこの発明の制御装置の機能的
なブロツク図、第５Ｂ図は第５Ａ図の１つの制御
論理ブロツクの拡大した機能的なブロツク図、第
６図は１つが緩始動様式で動作し、３つが電力レ
ベル７で動作している時の４つの素子の各々に印
加される電力信号を示すグラフ、第７図はこの発
明のマイクロプロセツサ形実施例のブロツク図、
第８図は第９図乃至第１７図に示した種々のルー
チンの関係を示す図、第９図乃至第１７図は夫々
電力オン、走査、入力データ、比較、電力制御、
電力比較、ゼロ交差、電力出力及びシフトの各ル
ーチンを示すフローチヤート、第１８Ａ図はこの
発明のデイジタル論理回路形実施例で第５Ａ図の
キーボード及びデイジタル信号発生器を詳しく示
すブロツク図、第１８Ｂ図はこの発明のデイジタ
ル論理回路形実施例で第５Ａ図の主タイマを詳し
く示す論理図、第１９図はこの発明のデイジタル
論理回路形実施例で、第５Ｂ図の記憶装置及び試
験手段を詳しく示す論理図、第２０図はこの発明
のデイジタル論理回路形実施例で、第５Ｂ図の制
御ワード発生器を詳しく示す論理図、第２１図は
この発明のデイジタル論理回路形実施例で、第５
Ｂ図の緩始動ラツチ、緩始動タイマ、即時オン・
ラツチ及び即時オン・タイマを詳しく示す論理
図、第２２図はこの発明のデイジタル論理回路形
実施例で、第５Ａ図の電力出力論理ブロツクを詳
しく示す論理図、第２３図はこの発明のデイジタ
ル論理回路形実施例で、第５Ａ図の禁止論理ブロ
ツクを詳しく示す論理図、第２４図はこの発明の
デイジタル論理回路形実施例で使われる種々のタ
イミング信号を示す時間線図である。 主な符号の説明、１(a)−１(d)：加熱素子、５：
キーボード、１０：ゼロ交差検出器、１６：制御
ワード発生器、２２：禁止論理回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数個の加熱素子の各々に対して複数個の電
   力レベルのうちの所望の１つの電力レベルを表わ
   す電力設定状態またはオフ設定状態を選択するオ
   ペレータ制御手段と、 前記オペレータ制御手段に応答して、各加熱素
   子に対して選択された電力設定状態によつて決定
   される夫々のパルス繰返し速度で、各加熱素子に
   電力パルスを繰返し印加する電力制御手段とを含
   む、複数個の加熱素子の出力を制御する電力制御
   装置に於て、 前記複数個の加熱素子のうちの１つが前記オペ
   レータ制御手段によりオフ設定状態からその選択
   された電力設定状態に切換えられるとき、該切換
   えを検出して、該切換えの開始から所定の持続期
   間だけ続く切換え期間を定める検出手段と、 前記検出手段に応答して、前記所定の持続時間
   の切換え期間中、前記オフ設定状態から切換えら
   れた１つの加熱素子にその選択された電力設定状
   態に従つて電力パルスを印加する時には、他の全
   ての加熱素子への電力パルスの印加を禁止する様
   に前記電力制御手段の動作を変更する禁止手段と
   をそなえた電力制御装置。 ２ 前記電力制御手段は、前記オペレータ制御手
   段に応答して、各加熱素子に対する選択された電
   力設定状態を表わす、複数のビツトを含む２進制
   御ワードを周期的に発生する制御ワード発生手
   段、ならびに該制御ワード発生手段に応答して、
   各加熱素子に対する電力パルスを関連した制御ワ
   ード中の各ビツトの状態により決定されるパルス
   繰返し速度で供給する手段を有している特許請求
   の範囲第１項記載の電力制御装置。 ３ 前記加熱素子は室温における抵抗値が動作温
   度における抵抗値よりも比較的低く且つ熱的な応
   答が速い素子である特許請求の範囲第１または項
   記載の電力制御装置。 ４ 前記検出手段は、オフ設定状態からの前記切
   換えの検出時にセツトされるラツチ、ならびに前
   記切換えの検出時にパルス発生器からのパルスを
   予定数計数したときに前記ラツチをリセツト状態
   に切換えるタイマを含んでいる特許請求の範囲第
   １乃至３項のいずれか１項に記載の電力制御装
   置。 ５ 前記禁止手段は、前記ラツチの状態および前
   記制御ワード中の選ばれたビツトに応答して禁止
   信号を発生する手段を含み、該禁止信号は前記ラ
   ツチがセツト状態にあつて該選ばれたビツトが第
   １の状態にあるときは第１の状態になり、その他
   の場合には第２の状態になる特許請求の範囲第４
   項記載の電力制御装置。 ６ 前記禁止手段は、前記禁止信号が前記第１の
   状態にあるとき前記他の全ての加熱素子に対する
   それぞれの電力パルスを遮断するように働くゲー
   ト手段を含んでいる特許請求の範囲第５項記載の
   電力制御装置。 ７ 複数個の加熱素子の各々に対して複数個の電
   力レベルのうちの所望の１つの電力レベルを表わ
   す電力設定状態またはオフ設定状態を選択するオ
   ペレータ制御手段と、 前記オペレータ制御手段に応答して、各加熱素
   子に対して選択された電力設定状態によつて決定
   される夫々のパルス繰返し速度で、各加熱素子に
   電力パルスを繰返し印加する電力制御手段とを含
   む、複数個の加熱素子の出力を制御する電力制御
   装置に於て、 前記電力制御手段が、 制御期間と呼ぶ期間を反復的に設定する手段、 各ビツトが第１または第２の状態を持ち、ｎ個
   の相次ぐ制御期間よりなる制御周期の各制御期間
   における関連する加熱素子への電力パルスの印加
   状態を表わす、ｎビツトよりなる制御ワードを各
   加熱素子ごとに繰返し発生する手段、ならびに 各加熱素子に対する電力パルスの印加を、その
   制御周期内の各制御期間に対応する制御ワード中
   の各ビツトの状態に応じて制御する手段を有する
   ことを特徴とする電力制御装置。 ８ 前記制御ワード発生手段は、１つの加熱素子
   に対する制御ワードの発生が他の加熱素子に対す
   る制御ワードの発生に対して少なくとも１つの制
   御期間分だけ時間的にずれるように各加熱素子に
   対する制御ワードをそれぞれ繰返し発生する特許
   請求の範囲第７項記載の方法。