JPH0339674A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路装置に関し、さらに特定的
には、１つの半導体チップ上に複数の機能ブロックが集
積化して形成され、各機能ブロックが入力ビンと出力ピ
ンとの間に縦続接続されているような半導体集積回路装
置に関する。

［従来の技術］ 近年、電子機器の高機能化、小型化および低価格化に伴
ない、従来は１チツプ上に集積化されていた汎用の半導
体集積回路装置を、複合化して１チツプ上に形成するこ
とが行なわれている。

第３図は、そのような複合化された半導体集積回路装置
の一例を示すブロック図である。図において、半導体チ
ップ１上には、入力ピン２と出力ピン３との間に、複数
の（第３図では２個の）機能ブロック４および５が縦続
接続されている。各機能ブロックは、複合化の対象とな
る汎用の半導体集積回路装置に応じて、様々な装置の組
合わせが考えられる。

【発明が解決しようとする課題１ 第３図に示されたような複合化された半導体集積回路装
置においては、そのテストプログラムを考えた場合、す
べての機能ブロックの動きを考慮したテストプログラム
を新たに開発しなければならない。言換えれば、各機能
ブロック単独では既に汎用のテストプログラムが開発さ
れているわけであるが、第３図のように入力ピン２と出
力ピン３との間に各機能ブロックが縦続接続されている
場合は、そのような汎用のテストプログラムを使用する
ことができず、新たに複合化された半導体集積回路装置
固有のテストプログラムを開発しなければならない。し
たがって、開発に要する費用が莫大なものになるととも
に、そのテストプログラムも複雑なものとなり、テスト
時間の長時間化を招く。

この発明は、上記のような問題点を解消するためになさ
れたもので、汎用のテストプログラムを使用することが
でき、開発コストが安くてすむような半導体集積回路装
置を提供することを目的とする。

［課題を解決するための手段］ この発明にかかる半導体集積回路装置は、１つの半導体
チップ上に複数の機能ブロックが集積化して形成され、
各機能ブロックが入力ピンと出力ピンとの間に縦続接続
されているような半導体集積回路装置であって、複数の
機能ブロックのうち、少なくとも１つの機能ブロックを
単独で前記入力ピンと前記出力ピンとの間に介挿するよ
うに、各機能ブロック間の信号入出力経路を切換えるた
めの信号入出力経路切換手段を備えるようにしたもので
ある。

Ｃ作用］ この発明においては、信号入出力経路切換手段が、少な
くとも１つの機能ブロックを単独で入力ピンと出力ピン
との間に介挿するように、各機能ブロック間の信号入出
力経路を切換える。これによって、その機能ブロックに
対して既に開発されているテストプログラムを用いてテ
ストを行なうことが可能となる。また、残りの機能ブロ
ックについてテストを行なう場合にも、すべての機能ブ
ロックを考慮したテストプログラムよりも簡素化された
テストプログラムでテストを行なうことができる。

〔実施例］ 第１図は、この発明の一実施例を示す概略ブロック図で
ある。図において、半導体チップ１上には、機能ブロッ
クの一例として、マイコンコア４とランダムロジック回
路５とが形成されている。

ここで、マイコンコア４は、マイクロコンピュータをコ
ア（核）にするＡＳＩＣ（特定用途向は集積回路）の開
発手法の１つであり、ＣＰＵ　（中央演算処理装置）コ
ア、ＲＯＭ　（リードオンリメモリ）　、ＲＡＭ　（ラ
ンダムアクセスメモリ）、１７１回路（インターフェイ
ス回路）、タイマ、Ｉ１０ボート（入出力ポート）およ
びバス等を１つのコアとしてまとめたものである。一方
、ランダムロジック回路５は、ユーザのシステムに特有
な種々のロジック回路が組込まれている。したがって、
この第１図に示される半導体集積回路装置は、マイクロ
コンピュータを用いたＡＳＩＣである。

上記マイコンコア４とランダムロジック回路５とは、入
力ピン２と出力ピン３との間に縦続接続されている。な
お、ランダムロジック回路５と出力ピン３との間には、
セレクタ７が介挿されている。また、入力ピン２から入
力されるデータは、スイッチ６を介してランダムロジッ
ク回路５の入力端およびセレクタ７に与えられる。この
スイッチ６は、外部から与えられるまたは半導体集積回
路装置の内部において発生されるスイッチ信号に応答し
て開閉動作を行なう。セレクタ７は、外部から与えられ
るまたは半導体集積回路装置の内部において発生される
選択信号に応答して、ランダムロジック回路５の出力と
スイッチ６の出力とのいずれかを選択し、出力ピン３に
与える。さらに、マイコンコア４には外部から与えられ
るまたは半導体集積回路装置の内部において発生される
ホールド信号に応答して、その出力の有効化／無効化が
制御される。

次に、上記￥Ｓ１図に示す実施例の動作を、通常テスト
モード、マイコンコアテストモードおよびランダムロジ
ック回路テストモードに分けて説明する。

まず、通常テストモードにおいては、スイッチ信号によ
りスイッチ６がオフ状態とされる。また、ホールド信号
が不活性状態とされ、マイコンコア４の出力が有効化さ
れる。さらに、選択信号によリ、セレクタ７はランダム
ロジック回路５の出力を選択するようにされる。この状
態において、入力ピン２から入力されたデータは、マイ
コンコア４、ランダムロジック回路５およびセレクタ７
を経て出力ピン３から外部へ導出される。すなわち、こ
の通常テストモードにおいては、各機能ブロックが複合
化された状態のままでテストが実行される。

次に、マイコンコアテストモードにおける動作を説明す
る。このモードにおいては、スイッチ信号によりスイッ
チ６がオフ状態とされるとともに、ホールド信号が不活
性状態とされてマイコンコア４の出力が有効化される。

また、選択信号によりセレクタ７がマイコンコア４の出
力を選択するようにされる。この状態において、入力ピ
ン２から入力されるデータは、マイコンコア４およびセ
レクタ７を介して出力ピン３から外部へ導出される。

したがって、このテストモードでは、マイコンコア４単
独のテストが行なえる。

次に、ランダムロジック回路テストモードにおける動作
を説明する。このテストモードにおいては、スイッチ信
号によりスイッチ６がオン状態とされるとともに、ホー
ルド信号が活性状態とされることによりマイコンコア４
の出力が無効化される。また、セレクタ７は選択信号に
より、ランダムロジック回路５の出力を選択する。この
状態においては、入力ピン２から入力されたデータがス
イッチ６を介してランダムロジック回路５に与えられ、
ランダムロジック回路５の出力がセレクタ７を介して出
力ピン３から外部へ導出される。したがって、このテス
トモードにおいては、ランダムロジック回路５単独のテ
ストが行なえる。

上記のごとく、第１図の実施例では、複合化された機能
ブロック全体としてのテストが行なえるとともに、各機
能ブロック単独でのテストも行なえる。したがって、既
にテストプログラムが確立されている機能ブロックにつ
いては、その既存のテストプログラムを用いてテストを
行なうことができる。また、残りの機能ブロックをテス
トする場合についても、複合化された機能ブロック全体
でテストを行なうよりも、それ単独でテストを行なう方
がテストプログラムが簡素化され得る。したがって、テ
ストプログラムの開発が容易になる。

さらに、複合化された機能ブロック全体でテストを行な
う場合についても、既存の機能ブロックのテストを行な
ってその正常が確認された後にテストを行なえば、その
既存のブロックに対する入力データと出力データとの関
係が明らかであるので、残りの機能ブロックに対するテ
ストプログラムを。

簡素化することができる。

第２図は、この発明の他の実施例を示す概略ブロック図
である。図において、半導体チップ１上には、機能ブロ
ックの一例として第１図の実施例と同様に、マイコンコ
ア４およびランダムロジック回路５が集積化されている
。入力ピン２から入力されるデータはマイコンコア４に
与えられる。

マイコンコア４の出力は、ランダムロジック回路５に与
えられるとともに、セレクタ７に与えられる。このセレ
クタ７には、ランダムロジック回路５の出力も与えられ
る。セレクタ７は、外部から与えられるまたは半導体集
積回路装置の内部において発坐される選択信号に応答し
て、マイコンコア４の出力とランダムロジック回路５の
出力とのいずれかを選択して出力ピン３に出力する。

次に、第２図に示す実施例の動作を、通常テストモード
およびマイコンコアテストモードに分けて説明する。

まず、通常テストモードにおいては、セレクタ７は選択
信号に応答して、ランダムロジック回路５の出力を選択
する。この場合、入力ピン２から入力されたデータは、
マイコンコア４．ランダムロジック回路５およびセレク
タ７を介して出力ピン３から外部へ導出される。したが
って、複合化された機能ブロック全体としてのテストが
行なえる。

次に、マイコンコアテストモードにおける動作を説明す
る。この場合、セレクタ７は、選択信号に応答してマイ
コンコア４の出力を選択する。この状態では、入力ピン
２から入力されたデータは、マイコンコア４およびセレ
クタ７を介して出力ビン３から外部へ導出される。した
がって、このテストモードにおいては、マイコンコア４
単独のテストが行なえる。

上記のごとく、第２図の実施例では、複合化された各機
能ブロック全体としてのテストのほかに、マイコンコア
単独でのテストが行なえる。ランダムロジック回路５が
汎用品でなく、マイコンコア４が汎用品でありそのテス
トプログラムが確立されている場合は、第２図に示す実
施例のように、そのような汎用品の機能ブロックについ
てのみ単独でテストが行なえるようにしてもよい。

なお、以上説明した実施例では、２つの機能ブロックが
複合化された場合について説明したが、複合化される機
能ブロックの数は２ｇに限らず、３個以上であってもよ
い。

また、上記実施例では、機能ブロックの一例としてマイ
コンコアおよびランダムロジック回路を示したが、それ
に限定されることなく、種々の機能ブロックの複合化さ
れた場合についてもこの発明を適用することができる。

さらに、複合化された各機能ブロックのそれぞれについ
て単独でテストが行なえるようにしてもよいし、また特
定の機能ブロックについてのみ単独でテストが行なえる
ようにしてもよい。好ましくは、少なくとも汎用品の機
能ブロックであり、かつその機能ブロックについては既
にテストプログラムが確立されているものについては単
独でテストが行なえるようにすることが望ましい。

［発明の効果］ 以上のように、この発明によれば、１つの半導体チップ
上に複数の機能ブロックが複合化されて形成されている
場合であっても、個々の機能ブロック単独でテストが行
なえるので、その機能ブロックに対して既に確立されて
いるテストプログラムを用いてテストを行なうことがで
き、テストプログラムの開発が容易かつ安価になる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す概略ブロック図で
ある。 第２図は、この発明の他の実施例を示す概略ブロック図
である。 第３図は、複数の機能ブロックが１チツプ上に複合化さ
れたような従来の半導体集積回路装置の一例を示すブロ
ック図である。 図において、１は半導体チップ、２は入力ビン、３は出
力ピン、４はマイコンコア、５はランダムロジック回路
、６はスイッチ、７はセレクタを示す。

Claims (1)

1. 【特許請求の範囲】 １つの半導体チップ上に複数の機能ブロックが集積化し
   て形成され、各機能ブロックが入力ピンと出力ピンとの
   間に縦続接続されているような半導体集積回路装置であ
   って、 前記複数のブロックのうち、少なくとも１ つの機能ブロックを単独で前記入力ピンと前記出力ピン
   との間に介挿するように、各機能ブロック間の信号入出
   力経路を切換えるための信号入出力経路切換手段を備え
   る、半導体集積回路装置。