JPH1069306A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPH1069306A JPH1069306A JP22875396A JP22875396A JPH1069306A JP H1069306 A JPH1069306 A JP H1069306A JP 22875396 A JP22875396 A JP 22875396A JP 22875396 A JP22875396 A JP 22875396A JP H1069306 A JPH1069306 A JP H1069306A
- Authority
- JP
- Japan
- Prior art keywords
- bus line
- interface
- main controller
- control bus
- micro
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 35
- 230000001133 acceleration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】
【課題】 ＩＣ制御装置を高速化する。
【解決手段】 主制御器と、この主制御器によって制御
されるパターン発生器、論理比較器等の端末と、主制御
器と各端末との間を接続する制御バスラインと、この制
御バスラインと主制御器との間及び各端末と制御バスラ
インとの間に介挿されたインターフェースとを具備して
構成されるＩＣ試験装置において、インターフェースを
マイクロシーケンスコントローラによって構成した。
されるパターン発生器、論理比較器等の端末と、主制御
器と各端末との間を接続する制御バスラインと、この制
御バスラインと主制御器との間及び各端末と制御バスラ
インとの間に介挿されたインターフェースとを具備して
構成されるＩＣ試験装置において、インターフェースを
マイクロシーケンスコントローラによって構成した。
Description
【０００１】
【発明の属する技術分野】この発明は各種のＩＣを試験
し、ＩＣの良否を判定して良品と不良品とに仕分けする
ＩＣ試験装置に関する。
し、ＩＣの良否を判定して良品と不良品とに仕分けする
ＩＣ試験装置に関する。
【０００２】
【従来の技術】図２に従来のＩＣ試験装置の概要を示
す。図中１０は主制御器、１１Ａ，１１Ｂ，１１Ｃ・・
・１１Ｎはそれぞれ端末を示す。主制御器１０は制御用
コンピュータによって構成され、主制御器１０から各種
の制御信号が各端末１１Ａ〜１１Ｎに伝達され、各端末
１１Ａ〜１１Ｎが所定の順序で動作してＩＣの試験を実
行する。
す。図中１０は主制御器、１１Ａ，１１Ｂ，１１Ｃ・・
・１１Ｎはそれぞれ端末を示す。主制御器１０は制御用
コンピュータによって構成され、主制御器１０から各種
の制御信号が各端末１１Ａ〜１１Ｎに伝達され、各端末
１１Ａ〜１１Ｎが所定の順序で動作してＩＣの試験を実
行する。
【０００３】各端子１１Ａ〜１１Ｎとしては例えば被試
験ＩＣに試験パターン信号を与えるパターン発生器、被
試験ＩＣの各端末の応答出力信号と期待値とを比較する
論理比較器。被試験ＩＣの各端子に負荷を接続し、負荷
を接続した状態で被試験ＩＣが所定の電圧値を持つ論理
信号を出力するか否かを試験するプログラマブル試験ユ
ニット。被試験ＩＣの各端子の直流特性が所定の特性の
範囲内に入っているか否かを試験する直流試験ユニッ
ト。被試験ＩＣを自動搬送し、被試験ＩＣをテスト部に
設けたＩＣソケットに自動的に接触させテストを行なわ
せるハンドラ等が考えられる。
験ＩＣに試験パターン信号を与えるパターン発生器、被
試験ＩＣの各端末の応答出力信号と期待値とを比較する
論理比較器。被試験ＩＣの各端子に負荷を接続し、負荷
を接続した状態で被試験ＩＣが所定の電圧値を持つ論理
信号を出力するか否かを試験するプログラマブル試験ユ
ニット。被試験ＩＣの各端子の直流特性が所定の特性の
範囲内に入っているか否かを試験する直流試験ユニッ
ト。被試験ＩＣを自動搬送し、被試験ＩＣをテスト部に
設けたＩＣソケットに自動的に接触させテストを行なわ
せるハンドラ等が考えられる。
【０００４】主制御器１０と各端末１１Ａ〜１１Ｎの間
はインターフェース１２を介して制御バスライン１３に
よって接続され、制御バスライン１３を通じて主制御器
１０と各端末１１Ａ〜１１Ｎとの間で信号の授受を行な
ってＩＣの試験を実行する。図３に従来用いられていた
インターフェースの概略の構成を示す。従来のインター
フェース１２はマイクロプロセッサ（以下ＣＰＵと称
す）１２Ａと、このＣＰＵ１２Ａを動作させるプログラ
ムを格納したリードオンリーメモリ１２Ｂと、データ等
を一時記憶するランダムアクセスメモリ１２Ｃと、入力
回路１２Ｄ、出力回路１２Ｅ等によって構成される。
はインターフェース１２を介して制御バスライン１３に
よって接続され、制御バスライン１３を通じて主制御器
１０と各端末１１Ａ〜１１Ｎとの間で信号の授受を行な
ってＩＣの試験を実行する。図３に従来用いられていた
インターフェースの概略の構成を示す。従来のインター
フェース１２はマイクロプロセッサ（以下ＣＰＵと称
す）１２Ａと、このＣＰＵ１２Ａを動作させるプログラ
ムを格納したリードオンリーメモリ１２Ｂと、データ等
を一時記憶するランダムアクセスメモリ１２Ｃと、入力
回路１２Ｄ、出力回路１２Ｅ等によって構成される。
【０００５】ＣＰＵ１２Ａは主制御器１０から自己宛
（端末１１Ａ〜１１Ｎのどれか）に送られて来た制御信
号を取り込む動作、及び自己（端末１１Ａ〜１１Ｎ）か
ら主制御器１０に向けて送り出す信号の送り出し制御等
を実行している。
（端末１１Ａ〜１１Ｎのどれか）に送られて来た制御信
号を取り込む動作、及び自己（端末１１Ａ〜１１Ｎ）か
ら主制御器１０に向けて送り出す信号の送り出し制御等
を実行している。
【０００６】
【発明が解決しようとする課題】最近の傾向として、Ｉ
Ｃの動作速度が高速化される傾向にある。このため、Ｉ
Ｃ試験装置にも動作速度を高めることが要求されてい
る。従来はインターフェース１２をＣＰＵ１２Ａを用い
た構成を採っているので動作速度を高速化することがむ
ずかしい欠点がある。
Ｃの動作速度が高速化される傾向にある。このため、Ｉ
Ｃ試験装置にも動作速度を高めることが要求されてい
る。従来はインターフェース１２をＣＰＵ１２Ａを用い
た構成を採っているので動作速度を高速化することがむ
ずかしい欠点がある。
【０００７】つまり、ＣＰＵは一連のプログラムに従っ
て動作しているので動作速度が遅い欠点があり、ＩＣ試
験装置を高速化する上で大きな障害となっている。この
発明の目的はインターフェースを高速動作可能な素子で
構成し、ＩＣ試験装置全体の高速化を実現しようとする
ものである。
て動作しているので動作速度が遅い欠点があり、ＩＣ試
験装置を高速化する上で大きな障害となっている。この
発明の目的はインターフェースを高速動作可能な素子で
構成し、ＩＣ試験装置全体の高速化を実現しようとする
ものである。
【０００８】
【課題を解決するための手段】この発明の請求項１では
主制御器と、この主制御器によって制御されるパターン
発生器、論理比較器等の端末と、主制御器と各端末との
間を接続する制御バスラインと、この制御バスラインと
主制御器との間及び制御バスラインと各端末との間のそ
れぞれに介挿したインターフェースとを具備して構成さ
れるＩＣ試験装置において、インターフェースをマイク
ロシーケンスコントローラによって構成したことを特徴
とするものである。
主制御器と、この主制御器によって制御されるパターン
発生器、論理比較器等の端末と、主制御器と各端末との
間を接続する制御バスラインと、この制御バスラインと
主制御器との間及び制御バスラインと各端末との間のそ
れぞれに介挿したインターフェースとを具備して構成さ
れるＩＣ試験装置において、インターフェースをマイク
ロシーケンスコントローラによって構成したことを特徴
とするものである。
【０００９】また請求項２ではマイクロシーケンスコン
トローラを特定用途向のＩＣに集積化した点を特徴とす
るものである。
トローラを特定用途向のＩＣに集積化した点を特徴とす
るものである。
【００１０】
【作用】この発明の構成によればインターフェースをマ
イクロシーケンスコントローラによって構成したことに
より、高速動作が可能となり、ＩＣ試験装置全体の動作
速度を向上させることができる。また、マイクロシーケ
ンスコントローラを特定用途向のＩＣ（一般にＡＳＩＣ
と呼ばれている）に集積化することにより更に一層高速
化を達することができる利点が得られる。
イクロシーケンスコントローラによって構成したことに
より、高速動作が可能となり、ＩＣ試験装置全体の動作
速度を向上させることができる。また、マイクロシーケ
ンスコントローラを特定用途向のＩＣ（一般にＡＳＩＣ
と呼ばれている）に集積化することにより更に一層高速
化を達することができる利点が得られる。
【００１１】
【発明の実施の形態】図１にこの発明の一実施例を示
す。図１において、図３と対応する部分には同一符号を
付して示す。この発明ではインターフェース１２をマイ
クロプログラムメモリ１２ＡＡと、マイクロシーケンサ
１２ＢＢと、マルチプレクサ１２ＣＣと、演算処理装置
（ＡＬＵ）１２ＤＤと、取込用レジスタ１２ＥＥ等によ
って構成したものである。
す。図１において、図３と対応する部分には同一符号を
付して示す。この発明ではインターフェース１２をマイ
クロプログラムメモリ１２ＡＡと、マイクロシーケンサ
１２ＢＢと、マルチプレクサ１２ＣＣと、演算処理装置
（ＡＬＵ）１２ＤＤと、取込用レジスタ１２ＥＥ等によ
って構成したものである。
【００１２】マイクロシーケンサ１２ＢＢはマイクロプ
ログラムメモリ１２ＡＡに読出アドレスを与えマイクロ
プログラムメモリ１２ＡＡから所望の制御信号を読み出
す。この制御信号を演算処理装置１２ＤＤの一方の入力
端子に入力する。これと共に、他方の入力端子にマルチ
プレクサ１２ＣＣから制御バスライン１３から取り込ん
だ自己宛（主制御器１０又は端末１１Ａ〜１１Ｎの何れ
か）に送られて来たデータ或は自己から他に送り出すデ
ータを入力し、所定の処理を施して自己宛に送られて来
たデータであれば自己に取り込み、送り出すべきデータ
であれば制御バスライン１３に送り出す。レジスタ１２
ＥＥは制御バスライン１３を通じて他の端末から自己宛
に送られて来たデータを検出し、取り込む動作を行な
う。
ログラムメモリ１２ＡＡに読出アドレスを与えマイクロ
プログラムメモリ１２ＡＡから所望の制御信号を読み出
す。この制御信号を演算処理装置１２ＤＤの一方の入力
端子に入力する。これと共に、他方の入力端子にマルチ
プレクサ１２ＣＣから制御バスライン１３から取り込ん
だ自己宛（主制御器１０又は端末１１Ａ〜１１Ｎの何れ
か）に送られて来たデータ或は自己から他に送り出すデ
ータを入力し、所定の処理を施して自己宛に送られて来
たデータであれば自己に取り込み、送り出すべきデータ
であれば制御バスライン１３に送り出す。レジスタ１２
ＥＥは制御バスライン１３を通じて他の端末から自己宛
に送られて来たデータを検出し、取り込む動作を行な
う。
【００１３】上述したようなマイクロシーケンスコント
ローラはマイクロプログラム自体が制御コードで構成さ
れるため、図３に示したＣＰＵ１２Ａより高速動作が可
能である。因みに、ＣＰＵが１つの制御命令を実行する
に要する実行時間は、 実行時間＝ＣＰＵのサイクルタイム×（制御サイクル）×２ ≒５０ｎｓ×４×２＝４００ｎｓ となる。
ローラはマイクロプログラム自体が制御コードで構成さ
れるため、図３に示したＣＰＵ１２Ａより高速動作が可
能である。因みに、ＣＰＵが１つの制御命令を実行する
に要する実行時間は、 実行時間＝ＣＰＵのサイクルタイム×（制御サイクル）×２ ≒５０ｎｓ×４×２＝４００ｎｓ となる。
【００１４】これに対し、マイクロシーケンスコントロ
ーラによれば 実行時間≒５０ｎｓ×２＝１００ｎｓ で実現できる。この５０ｎｓは特定用途向のＩＣ（ＡＳ
ＩＣ）化することにより、更に２５ｎｓまで高速化する
ことができる。
ーラによれば 実行時間≒５０ｎｓ×２＝１００ｎｓ で実現できる。この５０ｎｓは特定用途向のＩＣ（ＡＳ
ＩＣ）化することにより、更に２５ｎｓまで高速化する
ことができる。
【００１５】
【発明の効果】上述したように、この発明によればＩＣ
試験装置の主制御器１０と制御バスライン１３及び制御
バスライン１３と各端末の間に介挿されるインターフェ
ース１２をマイクロシーケンスコントローラによって構
成することにより、各インターフェース１２を高速で動
作させることができる。この結果、ＩＣ試験装置を高速
化することができる利点が得られる。
試験装置の主制御器１０と制御バスライン１３及び制御
バスライン１３と各端末の間に介挿されるインターフェ
ース１２をマイクロシーケンスコントローラによって構
成することにより、各インターフェース１２を高速で動
作させることができる。この結果、ＩＣ試験装置を高速
化することができる利点が得られる。
【００１６】更にマイクロシーケンスコントローラをＡ
ＳＩＣ化することにより、インターフェース１２の動作
を更に高速化することができる。従って高速に動作する
ＩＣ試験装置が実現できるようになり、その効果は実用
に供して頗る大である。
ＳＩＣ化することにより、インターフェース１２の動作
を更に高速化することができる。従って高速に動作する
ＩＣ試験装置が実現できるようになり、その効果は実用
に供して頗る大である。
【図１】この発明の一実施例を説明するためのブロック
図。
図。
【図２】従来の技術を説明するためのブロック図。
【図３】図２と同様のブロック図。
１０ 主制御器 １１Ａ〜１１Ｎ 端末 １２ インターフェース １３ 制御バスライン １２ＡＡ マイクロプログラムメモリ １２ＢＢ マイクロシーケンサ １２ＣＣ マルチプレクサ １２ＤＤ 演算処理装置 １２ＥＥ 取込用レジスタ
Claims (2)
- 【請求項１】 主制御器と、この主制御器によって制御
されるパターン発生器、論理比較器等の複数の端末と、
上記主制御器と上記各端末との間を接続する制御バスラ
インと、この制御バスラインと上記主制御器との間及び
上記各端末の間に介挿され、上記主制御器から上記複数
の端末に制御信号を送り出し、上記各端末から上記主制
御器に信号を送り出す制御を実行するインターフェース
とを具備して構成されるＩＣ試験装置において、 上記インターフェースをマイクロシーケンスコントロー
ラによって構成したことを特徴としたＩＣ試験装置。 - 【請求項２】 請求項１記載のＩＣ試験装置において、
上記インターフェースを構成するマイクロシーケンスコ
ントローラを特定用途向のＩＣに集積化したことを特徴
とするＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22875396A JPH1069306A (ja) | 1996-08-29 | 1996-08-29 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22875396A JPH1069306A (ja) | 1996-08-29 | 1996-08-29 | Ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1069306A true JPH1069306A (ja) | 1998-03-10 |
Family
ID=16881295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22875396A Withdrawn JPH1069306A (ja) | 1996-08-29 | 1996-08-29 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1069306A (ja) |
-
1996
- 1996-08-29 JP JP22875396A patent/JPH1069306A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6516428B2 (en) | On-chip debug system | |
| JP4335999B2 (ja) | プロセッサ内蔵半導体集積回路装置 | |
| KR100600211B1 (ko) | 집적 회로의 셀프-테스트를 실행하기 위한 셀프-테스트 장치를 포함하는 집적 회로 | |
| US6189115B1 (en) | Boundary scan input output serializer (BIOS) circuit | |
| JP3277900B2 (ja) | プログラム検査方法、プログラム検査装置及び、検査プログラムを記憶したコンピュータ読み取り可能な記憶媒体 | |
| US6665817B1 (en) | Apparatus and method for implementing a wireless system-on-a-chip with a reprogrammable tester, debugger, and bus monitor | |
| US5606566A (en) | Method and apparatus for streamlined concurrent testing of electrical circuits | |
| US6813739B1 (en) | Scan interface chip (SIC) system and method for scan testing electronic systems | |
| JP4405255B2 (ja) | チップサイズを縮小させるスキャンテスト回路を備えた半導体装置及びそのテスト方法 | |
| JPH1139189A (ja) | 集積回路装置、回路検査装置および方法 | |
| JPH06249919A (ja) | 半導体集積回路装置の端子間接続試験方法 | |
| US5809037A (en) | Integrated circuit testing | |
| JP3200565B2 (ja) | マイクロプロセッサおよびその検査方法 | |
| KR19990078149A (ko) | 파이프라인형 멀티 프로세서 시스템 | |
| JP2594130B2 (ja) | 半導体回路 | |
| JPH1069306A (ja) | Ｉｃ試験装置 | |
| US5831991A (en) | Methods and apparatus for electrically verifying a functional unit contained within an integrated cirucuit | |
| JPH1069396A (ja) | チップ検査システム及び制御装置 | |
| US20070300118A1 (en) | Method and system for controlling multiple physical pin electronics channels in a semiconductor test head | |
| JP2596355B2 (ja) | マイクロコンピュータ | |
| JPH06161987A (ja) | 制御装置のシミュレータ | |
| JPH04155278A (ja) | Ｌｓｉテスタ | |
| JP2599795B2 (ja) | マイクロプロセッサ搭載回路の試験方法 | |
| JPS6276756A (ja) | 自己検査回路を備えた半導体装置 | |
| JP2009193604A (ja) | 半導体情報処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |