JPH0332059A - 半導体受光素子 - Google Patents
半導体受光素子Info
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- JPH0332059A JPH0332059A JP1167466A JP16746689A JPH0332059A JP H0332059 A JPH0332059 A JP H0332059A JP 1167466 A JP1167466 A JP 1167466A JP 16746689 A JP16746689 A JP 16746689A JP H0332059 A JPH0332059 A JP H0332059A
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Landscapes
- Light Receiving Elements (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体受光素子に間し、特にコヒーレント光通
信システムの主構成要素となる半導体受光素子の改良に
関する。
信システムの主構成要素となる半導体受光素子の改良に
関する。
（従来の技術）
コヒーレント光通信システムは、光の周波数や位相情報
を用いており、直接検波システムと比べて理論上ｌＯ〜
２０ｄＢの感度改善が見込まれるので将来の光通信シス
テムとして有望視されている。その中で、デュアルバラ
ンス型受光素子は局発光強度雑音の抑圧が可能となるが
ら、コヒーレント光通信用受光素子として期待されてい
る。
を用いており、直接検波システムと比べて理論上ｌＯ〜
２０ｄＢの感度改善が見込まれるので将来の光通信シス
テムとして有望視されている。その中で、デュアルバラ
ンス型受光素子は局発光強度雑音の抑圧が可能となるが
ら、コヒーレント光通信用受光素子として期待されてい
る。
局発光強度雑音をより効果的に抑圧するためには、デュ
アルバランス型受光素子を構成する２つのフォトダイオ
ードの受光電流振幅と遅延時間が等しいことが重要であ
る。そのためには２つのフォトダイオードの量子効率・
容量・暗電流等の特性を等しくする必要がある。さらに
、デュアルバランス型受光素子を高速で動作させるには
、入力容量を低減させる必要がある。
アルバランス型受光素子を構成する２つのフォトダイオ
ードの受光電流振幅と遅延時間が等しいことが重要であ
る。そのためには２つのフォトダイオードの量子効率・
容量・暗電流等の特性を等しくする必要がある。さらに
、デュアルバランス型受光素子を高速で動作させるには
、入力容量を低減させる必要がある。
これまでの報告例として、Ｂ、Ｌ、Ｋａｓｐｅｒらによ
りエレクトロニクス、レターズａ（Ｅｌｅｃｔｒｏｎｉ
ｃｓ Ｌｅｔｔｅｒｓ、ｖｏｌ、２２．ＮＯ，８，ｐｐ
、４１３−４１５，１９８６）に発表された構造、また
Ｏ、Ｗａｄａらにより同誌（Ｅｌｅｃｔｒｏｎｉｃｓ
Ｌｅｔｔｅｒｓ、ｖｏｌ、２４．ＮＯ，９，ｐｐ、５１
４５１６．１９８８） ニ発’ＩＱすｔＬりｊｆ１４’
Ｊｆ４カある。
りエレクトロニクス、レターズａ（Ｅｌｅｃｔｒｏｎｉ
ｃｓ Ｌｅｔｔｅｒｓ、ｖｏｌ、２２．ＮＯ，８，ｐｐ
、４１３−４１５，１９８６）に発表された構造、また
Ｏ、Ｗａｄａらにより同誌（Ｅｌｅｃｔｒｏｎｉｃｓ
Ｌｅｔｔｅｒｓ、ｖｏｌ、２４．ＮＯ，９，ｐｐ、５１
４５１６．１９８８） ニ発’ＩＱすｔＬりｊｆ１４’
Ｊｆ４カある。
Ｋａｓｐｅｒらの提案になるデュアルバランス型受光素
子は、特性がそろった２つのｐｉｎフォトダイオードを
用いているが、個別素子のハイブリッド実装であるため
、パッケージ容量などの寄生容量が存在し、入力容量は
１．２ＰＦと大きい。
子は、特性がそろった２つのｐｉｎフォトダイオードを
用いているが、個別素子のハイブリッド実装であるため
、パッケージ容量などの寄生容量が存在し、入力容量は
１．２ＰＦと大きい。
このためＣＲ帯域によりその動作速度はＩ Ｇ ｂ ／
ｓ程度に制限されていた。
ｓ程度に制限されていた。
一方、Ｗ ａ ｄ ａらの提案構造は、この問題点を解
決するために２つのｐｉｎダイオードを同一基板上にモ
ノリシック集積することを試み、０．３ｐＦの低容量化
と量子効率のばらつき主１゜５％を得、４．２Ｇｂ／ｓ
の動作速度まで一１５ｄＢ以上の局発光強度雑音の抑圧
を実現した。
決するために２つのｐｉｎダイオードを同一基板上にモ
ノリシック集積することを試み、０．３ｐＦの低容量化
と量子効率のばらつき主１゜５％を得、４．２Ｇｂ／ｓ
の動作速度まで一１５ｄＢ以上の局発光強度雑音の抑圧
を実現した。
（発明が解決しようとする課題）
しかしながら、Ｗ ａ ｄ ａらの従来＃Ｊ３！２にお
いては、モノリシック集積により容量の低減を図りなが
ら容量と量子効率の均一化を実現しているものの、ｌｌ
１ｔ流のばらつきが大きいという欠点があった。
いては、モノリシック集積により容量の低減を図りなが
ら容量と量子効率の均一化を実現しているものの、ｌｌ
１ｔ流のばらつきが大きいという欠点があった。
逆方向電圧１０Ｖにおける２つのフォトダイオードの暗
を流は１２０ｎＡと３．８ｎＡであり、この差はおもに
分離溝を流れるリーク電流による。
を流は１２０ｎＡと３．８ｎＡであり、この差はおもに
分離溝を流れるリーク電流による。
この従来例では、半絶縁性ＩｎＰ基板に達する分離溝を
形成し、その上をＳｉＮｘからなる保護膜で覆い素子分
離を行っているが、ＩｎＰとＳｉＮｘの界面は電気的に
不安定であり界面単位を介して電流が流れやすいことが
主な原因である。フォトダイオードの暗電流にばらつき
があると、局発光強度雑音の抑圧が不十分となり、受信
感度の劣化が生じる。
形成し、その上をＳｉＮｘからなる保護膜で覆い素子分
離を行っているが、ＩｎＰとＳｉＮｘの界面は電気的に
不安定であり界面単位を介して電流が流れやすいことが
主な原因である。フォトダイオードの暗電流にばらつき
があると、局発光強度雑音の抑圧が不十分となり、受信
感度の劣化が生じる。
さらに、この従来構造では、２つのフォトダイオードが
モノリシックに集積されているものの信号増幅用トラン
ジスタとのハイブリッド実装であるため、フォトダイオ
ードとトランジスタを結ぶリード線による寄生容量が存
在して、更なる低入力容量化が困難であった。
モノリシックに集積されているものの信号増幅用トラン
ジスタとのハイブリッド実装であるため、フォトダイオ
ードとトランジスタを結ぶリード線による寄生容量が存
在して、更なる低入力容量化が困難であった。
本発明の目的は、これらの欠点を除去し、２っのフォト
ダイオードの暗電流が少なく且つ等しく、入力容量が小
さな高速で高感度な半導体受光素子を提供することにあ
る。
ダイオードの暗電流が少なく且つ等しく、入力容量が小
さな高速で高感度な半導体受光素子を提供することにあ
る。
（課題を解決するための手段〉
前述の課題を解決するため本発明の半導体受光素子は、
ＩｎＰ系半導体からなる複数のフォトダイオードが半絶
縁性１ｎＰ基板上に形成され、前記フォトダイオードの
間に前記半絶縁性１ｎＰ基板に達する素子分離領域が形
成され、前記素子分離領域上にはＧａＡｓまたはＡｌＧ
ａＡｓからなる高抵抗半導体層が形成されるとともに前
記高抵抗半導体層上にはＧａＡｓまたはＡｌＧａＡｓか
らなるトランジスタを含む電子回路が集積形成される。
ＩｎＰ系半導体からなる複数のフォトダイオードが半絶
縁性１ｎＰ基板上に形成され、前記フォトダイオードの
間に前記半絶縁性１ｎＰ基板に達する素子分離領域が形
成され、前記素子分離領域上にはＧａＡｓまたはＡｌＧ
ａＡｓからなる高抵抗半導体層が形成されるとともに前
記高抵抗半導体層上にはＧａＡｓまたはＡｌＧａＡｓか
らなるトランジスタを含む電子回路が集積形成される。
（作用〉
ＩｎＰとＧａＡｓｔたはＡｌＧａＡｓの界面は電気的に
安定であり、ＧａＡｓまたはＡｌＧａＡｓと５ＩＮｘの
界面も電気的に安定である。上述のように、本発明では
半絶縁性１ｎＰ基板に達する素子分離領域上にＧａＡｓ
またはＡｌＧａＡｓからなる高抵抗半導体層を形成して
いるので、ＩｎＰの界面準位を介しての電流がなくなり
、フォトダイオードの暗電流が少なくかつ等しくなる。
安定であり、ＧａＡｓまたはＡｌＧａＡｓと５ＩＮｘの
界面も電気的に安定である。上述のように、本発明では
半絶縁性１ｎＰ基板に達する素子分離領域上にＧａＡｓ
またはＡｌＧａＡｓからなる高抵抗半導体層を形成して
いるので、ＩｎＰの界面準位を介しての電流がなくなり
、フォトダイオードの暗電流が少なくかつ等しくなる。
さらに、素子分離領域上に信号増幅用トランジスタを含
む電子回路をモノリシックに集積しているので、フォト
ダイオードとトランジスタ間の寄生容量を除去でき、入
力容量の低減ができる。したがって、高速で高感度なデ
ュアルバランス型受光素子が実現できる。
む電子回路をモノリシックに集積しているので、フォト
ダイオードとトランジスタ間の寄生容量を除去でき、入
力容量の低減ができる。したがって、高速で高感度なデ
ュアルバランス型受光素子が実現できる。
（実施例）
次に図面を参照して本発明の実施例を詳細に説明する。
第１図（ａ）は本発明の第１の実線例の主要部を示す受
光素子の斜視図、第１図（ｂ）は等価回路、第１図（ｃ
）は第１図（ａ）のＡ−Ａ線断面図である。
光素子の斜視図、第１図（ｂ）は等価回路、第１図（ｃ
）は第１図（ａ）のＡ−Ａ線断面図である。
この実施例は、ＦｅドープのＩｎＰからなる半絶縁性半
導体基板１０上に選択的に形成された半導体層である第
１、第２のバッファ層１１．１２、光吸収層１３、ウィ
ンドウ層１４を含んでなるｐｉｎフォトダイオードの間
に、半絶縁性１ｎＰ基板１０に達する素子分離領域があ
り、素子分離領域上にＧａＡｓまたはＡｌＧａＡｓから
なる高抵抗半導体層が形成され、高抵抗半導体層上にＧ
ａＡｓまたはＡｌＧａＡｓからなるトランジスタを含む
電子回路が集積されているもので；りるっ次に、この実
施例の製造方法について説明する。
導体基板１０上に選択的に形成された半導体層である第
１、第２のバッファ層１１．１２、光吸収層１３、ウィ
ンドウ層１４を含んでなるｐｉｎフォトダイオードの間
に、半絶縁性１ｎＰ基板１０に達する素子分離領域があ
り、素子分離領域上にＧａＡｓまたはＡｌＧａＡｓから
なる高抵抗半導体層が形成され、高抵抗半導体層上にＧ
ａＡｓまたはＡｌＧａＡｓからなるトランジスタを含む
電子回路が集積されているもので；りるっ次に、この実
施例の製造方法について説明する。
Ｆｅドープの半絶縁性１ｎＰ基板１０上に、液相成長法
または気相成長法または分子線成長法によりｎ−ＩｎＰ
からなる第１のバッファ層１１（厚さ１．０μｍ、キャ
リア濃度Ｉ Ｘ １０ ”ｃＩｍ−’）ｎ−ＩｎＰから
なる第２のバッファ層１２（厚さ０．５μｍ、キャリア
濃度５ Ｘ １０ ”（！ｌ−’） 、 ｎＩ ｎ ０
．４７Ｇ ａ ｏ、 ｓｓＡ Ｓからなる光吸収層１３
（厚さ２．５μｍ、＃ヤリア濃度５ Ｘ １０ ｌＳｃ
ｍ−’）ＩｎＰからなるウィンドウ層１４（厚さ１．０
μｍ、キャリア濃度Ｉ Ｘ １０ ”０ｉｌ−’）を成
長させる。
または気相成長法または分子線成長法によりｎ−ＩｎＰ
からなる第１のバッファ層１１（厚さ１．０μｍ、キャ
リア濃度Ｉ Ｘ １０ ”ｃＩｍ−’）ｎ−ＩｎＰから
なる第２のバッファ層１２（厚さ０．５μｍ、キャリア
濃度５ Ｘ １０ ”（！ｌ−’） 、 ｎＩ ｎ ０
．４７Ｇ ａ ｏ、 ｓｓＡ Ｓからなる光吸収層１３
（厚さ２．５μｍ、＃ヤリア濃度５ Ｘ １０ ｌＳｃ
ｍ−’）ＩｎＰからなるウィンドウ層１４（厚さ１．０
μｍ、キャリア濃度Ｉ Ｘ １０ ”０ｉｌ−’）を成
長させる。
次に、選択エツチング技術により、ウィンドウ層１４・
光吸収層１３・第２のバッファ層１２・第１のバッファ
［１１を除去して素子分離領域１５ｄ形成する。この時
、ＩｎＰのエツチングには塩酸・燐酸の混合液をＩ ｎ
ＧａＡｓには硫酸・過酸化水素水・水の混合液が用いら
れる。さらに、ＭＯＶＰＥ法またはＭＢＥ法を用いて素
子分離領域１５上にＧａＡｓまたはＡＩＧａＡＳからな
る高抵抗半導体層１６（厚さ５．０μｍ、ノンドー７）
、ＧａＡｓまたはＡｌＧａＡｓからなるチャネル１１７
（厚さ０．３μｍ、キャリア濃度２×１０１０１７ａ″
）を形成する。
光吸収層１３・第２のバッファ層１２・第１のバッファ
［１１を除去して素子分離領域１５ｄ形成する。この時
、ＩｎＰのエツチングには塩酸・燐酸の混合液をＩ ｎ
ＧａＡｓには硫酸・過酸化水素水・水の混合液が用いら
れる。さらに、ＭＯＶＰＥ法またはＭＢＥ法を用いて素
子分離領域１５上にＧａＡｓまたはＡＩＧａＡＳからな
る高抵抗半導体層１６（厚さ５．０μｍ、ノンドー７）
、ＧａＡｓまたはＡｌＧａＡｓからなるチャネル１１７
（厚さ０．３μｍ、キャリア濃度２×１０１０１７ａ″
）を形成する。
その後、チャネル層１７を選択的にエツチング除去し、
ＦＥＴ領域１８を区画する０通常のフォトリソグラフィ
ー技術および亜鉛拡散法を用いて、ウィンドウ層１４の
表面から選択的に亜鉛を拡散してｐ型反転領域１９（拡
散径３０μｍ）を形成する０次に、ウェハ全面にＳｉＮ
ｘからなる保護膜２０（厚さ２００ｎｍ）を形成後、Ａ
ｕＺｎからなるｐ電［ｉ２１、ＡｕＧｅＮｉからなるｎ
電極２２、ＰＥＴのソース電極２３、ドレイン電極２４
、Ａ ｕ ／ Ｐ ｔ ／ Ｔ ｉからなるＦＦ、Ｔの
ゲート電極２５、Ａ ｕ ／ Ｔ ｉからなる配線２６
とポンディングパッド２７を形成し、半導体受光素子が
完成する。
ＦＥＴ領域１８を区画する０通常のフォトリソグラフィ
ー技術および亜鉛拡散法を用いて、ウィンドウ層１４の
表面から選択的に亜鉛を拡散してｐ型反転領域１９（拡
散径３０μｍ）を形成する０次に、ウェハ全面にＳｉＮ
ｘからなる保護膜２０（厚さ２００ｎｍ）を形成後、Ａ
ｕＺｎからなるｐ電［ｉ２１、ＡｕＧｅＮｉからなるｎ
電極２２、ＰＥＴのソース電極２３、ドレイン電極２４
、Ａ ｕ ／ Ｐ ｔ ／ Ｔ ｉからなるＦＦ、Ｔの
ゲート電極２５、Ａ ｕ ／ Ｔ ｉからなる配線２６
とポンディングパッド２７を形成し、半導体受光素子が
完成する。
このように隣接するフォトダイオードの間に半絶縁性１
ｎＰ基板に達する素子分離領域を設け、素子分離Ｗ！域
上にＧａＡｓまたはＡｌＧａＡｓからなる高抵抗半導体
層を形成することによって索子分離領域を通るｐｉｎフ
ォトダイオードのリーク電流がなくなる。さらに、高抵
抗半導体層上に信号増幅用電子回路をモノリシックに集
積することによって、低入力容量化が可能である。した
がって、高速で高感度なデュアルバランス型受光素子が
実現できる。
ｎＰ基板に達する素子分離領域を設け、素子分離Ｗ！域
上にＧａＡｓまたはＡｌＧａＡｓからなる高抵抗半導体
層を形成することによって索子分離領域を通るｐｉｎフ
ォトダイオードのリーク電流がなくなる。さらに、高抵
抗半導体層上に信号増幅用電子回路をモノリシックに集
積することによって、低入力容量化が可能である。した
がって、高速で高感度なデュアルバランス型受光素子が
実現できる。
尚、上記の実施例においては寸法例も示したが、結晶成
長の様子は成長法・条件等で大幅に変化するからそれら
とともに適切な寸法を採用することはいうまでもない、
３ｔた、電極金属・配線金属の種類に関する制限はない
、フォトダイオードに関して、ｐｉｎフォトダイオード
を用いたが、ＭＳＭフォトダイオード、ＡＰＤ等でもよ
い、トランジスタとしてＧａＡｓ系ＭＥＳＦＥＴを用い
たが変調ドープＦＥＴ （ＨＥＭＴ、ＤＭＴ等）、ＨＢ
Ｔ、ＪＰＥＴ、ＭＩ ５ＦＥＴ等でもよいことは勿論で
ある。
長の様子は成長法・条件等で大幅に変化するからそれら
とともに適切な寸法を採用することはいうまでもない、
３ｔた、電極金属・配線金属の種類に関する制限はない
、フォトダイオードに関して、ｐｉｎフォトダイオード
を用いたが、ＭＳＭフォトダイオード、ＡＰＤ等でもよ
い、トランジスタとしてＧａＡｓ系ＭＥＳＦＥＴを用い
たが変調ドープＦＥＴ （ＨＥＭＴ、ＤＭＴ等）、ＨＢ
Ｔ、ＪＰＥＴ、ＭＩ ５ＦＥＴ等でもよいことは勿論で
ある。
（発明の効果）
以上詳述したように、本発明によれば、隣接するフォト
ダイオードの間に半絶縁性ＩｎＰｌ板に達する素子分離
領域を設け、その素子分離領域上にＧａＡｓまたはＡｌ
ＧａＡｓからなる高抵抗半導体層を形威し、高抵抗半導
体層上に電子回路をモノリシックにＡＭすることによっ
て高速で高感度なデュアルバランス型受光素子が実現で
きる。
ダイオードの間に半絶縁性ＩｎＰｌ板に達する素子分離
領域を設け、その素子分離領域上にＧａＡｓまたはＡｌ
ＧａＡｓからなる高抵抗半導体層を形威し、高抵抗半導
体層上に電子回路をモノリシックにＡＭすることによっ
て高速で高感度なデュアルバランス型受光素子が実現で
きる。
第１図（ａ）は本発明の第１の実施例の主要部を示す受
光素子の斜視図、第１図（ｂ）は等価回路図、第１図（
ｃ）は第１図（ａ）のＡ−Ａ”線断面図である。 １・・・ｐｉｎフォトダイオード、２・・・電子回路、
１０・・・半絶縁性１ｎＰ基板、１１・・・第１のバッ
ファ層、１２・・・第２のバッファ層、１３・・・光吸
収層、１４・・・ウィンドウ層、１５・・・素子分離領
域、１６・・・高抵抗半導体層、１７・・・チャネル層
、１８・・・ＦＥＴ領域、１９・・・ｐ形反転領域、２
０・・・保護層、２１・・・ρ電極、２２・・・ｎｔ極
、２３・・・ソース電極、２４・・・ドレイン電極、２
５・・・ゲート電極、２６・・・配線、２７・・・ポン
ディングパッド。
光素子の斜視図、第１図（ｂ）は等価回路図、第１図（
ｃ）は第１図（ａ）のＡ−Ａ”線断面図である。 １・・・ｐｉｎフォトダイオード、２・・・電子回路、
１０・・・半絶縁性１ｎＰ基板、１１・・・第１のバッ
ファ層、１２・・・第２のバッファ層、１３・・・光吸
収層、１４・・・ウィンドウ層、１５・・・素子分離領
域、１６・・・高抵抗半導体層、１７・・・チャネル層
、１８・・・ＦＥＴ領域、１９・・・ｐ形反転領域、２
０・・・保護層、２１・・・ρ電極、２２・・・ｎｔ極
、２３・・・ソース電極、２４・・・ドレイン電極、２
５・・・ゲート電極、２６・・・配線、２７・・・ポン
ディングパッド。
Claims (1)
- ＩｎＰ系半導体からなる複数のフォトダイオードが半絶
縁性ＩｎＰ基板上に形成され、前記フォトダイオードの
間に前記半絶縁性ＩｎＰ基板に達する素子分離領域が形
成され、前記素子分離領域上にはＧａＡｓまたはＡｌＧ
ａＡｓからなる高抵抗半導体層が形成されるとともに前
記高抵抗半導体層上にはＧａＡｓまたはＡｌＧａＡｓか
らなるトランジスタを含む電子回路が集積形成されて成
ることを特徴とする半導体受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167466A JP2570424B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体受光素子 |
Applications Claiming Priority (1)
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| JP1167466A JP2570424B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体受光素子 |
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|---|---|
| JPH0332059A true JPH0332059A (ja) | 1991-02-12 |
| JP2570424B2 JP2570424B2 (ja) | 1997-01-08 |
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ID=15850201
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| JP1167466A Expired - Fee Related JP2570424B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体受光素子 |
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| JP (1) | JP2570424B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745855A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体受光素子 |
| AU2004260759B2 (en) * | 2003-07-30 | 2010-04-22 | Kyowa Hakko Kirin Co., Ltd. | Protein kinase inhibitors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108764A (ja) * | 1987-10-22 | 1989-04-26 | Yokogawa Electric Corp | 絶縁膜形成方法 |
-
1989
- 1989-06-29 JP JP1167466A patent/JP2570424B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108764A (ja) * | 1987-10-22 | 1989-04-26 | Yokogawa Electric Corp | 絶縁膜形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0745855A (ja) * | 1993-07-26 | 1995-02-14 | Nec Corp | 半導体受光素子 |
| AU2004260759B2 (en) * | 2003-07-30 | 2010-04-22 | Kyowa Hakko Kirin Co., Ltd. | Protein kinase inhibitors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570424B2 (ja) | 1997-01-08 |
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