JPH0745855A - 半導体受光素子 - Google Patents
半導体受光素子Info
- Publication number
- JPH0745855A JPH0745855A JP5203653A JP20365393A JPH0745855A JP H0745855 A JPH0745855 A JP H0745855A JP 5203653 A JP5203653 A JP 5203653A JP 20365393 A JP20365393 A JP 20365393A JP H0745855 A JPH0745855 A JP H0745855A
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- conductive type
- inp
- light receiving
- semiconductor light
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Abstract
(57)【要約】
【目的】 ２つのＰＩＮホトダイオードを直列に接続し
たバランスト型受光素子に於いて、直列に接続されたと
きにｎ型−ｎ型層間に流れるリーク電流のため２つのＰ
ＩＮホトダイオード間に生じる暗電流特性のアンバラン
スを無くし、高感度な受光素子を得ることを目的とす
る。 【構成】 本発意の半導体受光素子は、隣合う２つの素
子間にｐ型のキャリアブロック層を設けることで、一方
の素子のｎ型層ともう一方の素子のｎ型層間の基板を介
したリーク電流の発生を防ぐことができるため、両素子
間の暗電流の発生経路は等しくなり、暗電流及びＳ／Ｎ
の差が１％以下となる。その結果感度を０．７ｄＢ改善
することができる。
たバランスト型受光素子に於いて、直列に接続されたと
きにｎ型−ｎ型層間に流れるリーク電流のため２つのＰ
ＩＮホトダイオード間に生じる暗電流特性のアンバラン
スを無くし、高感度な受光素子を得ることを目的とす
る。 【構成】 本発意の半導体受光素子は、隣合う２つの素
子間にｐ型のキャリアブロック層を設けることで、一方
の素子のｎ型層ともう一方の素子のｎ型層間の基板を介
したリーク電流の発生を防ぐことができるため、両素子
間の暗電流の発生経路は等しくなり、暗電流及びＳ／Ｎ
の差が１％以下となる。その結果感度を０．７ｄＢ改善
することができる。
Description
【０００１】
【産業上の利用分野】本発明は光計測や光通信に用いら
れる半導体受光素子に関するものである。
れる半導体受光素子に関するものである。
【０００２】
【従来の技術】光通信に於いて、光の強度変調により情
報を伝える光通信に替わり、光の周波数や位相を変調し
て情報を伝えるコヒーレント光通信技術が検討されてい
る。この様に光波の特徴を利用することで従来の強度変
調方式と比べ、伝送距離の拡大（超スパン化）、光周波
数の分割多重による高密度化が可能なため、今後の超長
距離・大容量光通信技術として検討されている。
報を伝える光通信に替わり、光の周波数や位相を変調し
て情報を伝えるコヒーレント光通信技術が検討されてい
る。この様に光波の特徴を利用することで従来の強度変
調方式と比べ、伝送距離の拡大（超スパン化）、光周波
数の分割多重による高密度化が可能なため、今後の超長
距離・大容量光通信技術として検討されている。
【０００３】コヒーレント光通信システムの一例を図１
０に示す。図１０はヘテロダイン検波方式の例で、信号
を取り出す送信部及びヘテロダイン検波・偏波ダイバー
シティ受信を行う受信部に分かれている。受信部は伝送
路である単一モード光ファイバケーブルの偏波状態を補
償するため直交する２つの偏波に分離させる偏波ビーム
スプリッタ（ＰＢＳ）、ヘテロダイン検波用の局部発振
光レーザーダイオード（局発ＬＤ）、それぞれの偏波状
態に分離された信号光と局部発振光（以後局発光）を混
合しπだけ位相のずれた２つの光に分割する３ｄＢ光カ
プラ、混合された光を電気に変えビート信号を取り出す
ために２つのＰＩＮポトダイオードを直列に接続したバ
ランスト型受光素子（Ｄｕａｌ−ＰＩＮ又はＤｕａｌ−
ＰＩＮを２個集積したＱｕａｄ−ＰＩＮ）、そして低雑
音のプリアンプと検波回路で構成されている。
０に示す。図１０はヘテロダイン検波方式の例で、信号
を取り出す送信部及びヘテロダイン検波・偏波ダイバー
シティ受信を行う受信部に分かれている。受信部は伝送
路である単一モード光ファイバケーブルの偏波状態を補
償するため直交する２つの偏波に分離させる偏波ビーム
スプリッタ（ＰＢＳ）、ヘテロダイン検波用の局部発振
光レーザーダイオード（局発ＬＤ）、それぞれの偏波状
態に分離された信号光と局部発振光（以後局発光）を混
合しπだけ位相のずれた２つの光に分割する３ｄＢ光カ
プラ、混合された光を電気に変えビート信号を取り出す
ために２つのＰＩＮポトダイオードを直列に接続したバ
ランスト型受光素子（Ｄｕａｌ−ＰＩＮ又はＤｕａｌ−
ＰＩＮを２個集積したＱｕａｄ−ＰＩＮ）、そして低雑
音のプリアンプと検波回路で構成されている。
【０００４】この様な受信部の構成に於いて、（１）局
発光の出力を大きくすること（２）バランスト型受光素
子により局発ＬＤからの強度雑音を相殺することで最小
受信感度が量子雑音限界に達し、高感度化がはかれる。
従って高感度化のためのバランスト型受光素子に求めら
れる特性は、直列に接続された２つのＰＩＮ−ＰＤが光
学的・電気的に等価であること、両素子の特性（量子効
率、暗電流、接合容量、応答速度、Ｓ／Ｎ）がそろって
いることが必要であり、これらの要求を満たすためにモ
ノリシックに集積化したＤｕａｌ−ＰＩＮが検討されて
いる。図１１にバランスト型受光素子の一例であるＤｕ
ａｌ−ＰＩＮの従来例を示す。 半絶縁性ＩｎＰ基板１
上に間隔を於いて設けられた２つの受光素子を集積した
構成となっている。それぞれの受光素子は、半絶縁性基
板１上にキャリア濃度１Ｅ１５cm−３層厚２μｍのｎ−
ＩｎＰ緩衝層３、キャリア濃度３Ｅ１５cm−３層厚２μ
ｍのｎ- −ＩｎＧａＡｓ光吸収層４、最後にキャリア濃
度５Ｅ１５cm−３層厚１．４μｍのｎ- −ＩｎＰ窓層５
と、窓層内に形成された１Ｅ１８cm−３のｐ−ＩｎＰ領
域６から構成されている。この２つの受光素子のうち、
一方のｐ−ＩｎＰ受光領域から引きだしたｐ側電極を、
もう一方の受光素子のｎ−ＩｎＰ窓層上に設けたｎ型電
極につなげることでＤｕａｌ−ＰＩＮの出力側となる共
通電極８を形成している。ここでｎ側電極と共通電極か
ら構成される受光素子をＮ素子、共通電極とｐ側電極か
ら構成される受光素子をＰ素子と呼ぶ。
発光の出力を大きくすること（２）バランスト型受光素
子により局発ＬＤからの強度雑音を相殺することで最小
受信感度が量子雑音限界に達し、高感度化がはかれる。
従って高感度化のためのバランスト型受光素子に求めら
れる特性は、直列に接続された２つのＰＩＮ−ＰＤが光
学的・電気的に等価であること、両素子の特性（量子効
率、暗電流、接合容量、応答速度、Ｓ／Ｎ）がそろって
いることが必要であり、これらの要求を満たすためにモ
ノリシックに集積化したＤｕａｌ−ＰＩＮが検討されて
いる。図１１にバランスト型受光素子の一例であるＤｕ
ａｌ−ＰＩＮの従来例を示す。 半絶縁性ＩｎＰ基板１
上に間隔を於いて設けられた２つの受光素子を集積した
構成となっている。それぞれの受光素子は、半絶縁性基
板１上にキャリア濃度１Ｅ１５cm−３層厚２μｍのｎ−
ＩｎＰ緩衝層３、キャリア濃度３Ｅ１５cm−３層厚２μ
ｍのｎ- −ＩｎＧａＡｓ光吸収層４、最後にキャリア濃
度５Ｅ１５cm−３層厚１．４μｍのｎ- −ＩｎＰ窓層５
と、窓層内に形成された１Ｅ１８cm−３のｐ−ＩｎＰ領
域６から構成されている。この２つの受光素子のうち、
一方のｐ−ＩｎＰ受光領域から引きだしたｐ側電極を、
もう一方の受光素子のｎ−ＩｎＰ窓層上に設けたｎ型電
極につなげることでＤｕａｌ−ＰＩＮの出力側となる共
通電極８を形成している。ここでｎ側電極と共通電極か
ら構成される受光素子をＮ素子、共通電極とｐ側電極か
ら構成される受光素子をＰ素子と呼ぶ。
【０００５】この様な構成のバランスト型受光素子に、
πだけ位相のずれた信号光と局発光との混合光をＰ素
子、Ｎ素子に同時に入射した場合、それぞれの素子にて
光電変換されたキャリアは共通電極へ流れ、結果として
バランスト型受光素子の出力側には両者の差分信号が出
力される。このため局発光ＬＤからの光の強度雑音成分
を相殺することができ、受信感度の量子雑音限界を達成
することができる。ここで局発光ＬＤの強度雑音を相殺
するためには前記したようにＰ素子、Ｎ素子の出力が等
価であることが重要である。ここで２つのＰＩＮ−ＰＤ
をモノリシック集積化したこと、またＰ素子のｎ側電極
とＮ素子のｐ側電極を兼ねる共通電極を中心にＰ素子・
Ｎ素子を対称に配置したことで、エピ厚ばらつきによる
量子効率のばらつきと容量のばらつきは１％以下に抑え
られ良好なバランス特性が得られている。
πだけ位相のずれた信号光と局発光との混合光をＰ素
子、Ｎ素子に同時に入射した場合、それぞれの素子にて
光電変換されたキャリアは共通電極へ流れ、結果として
バランスト型受光素子の出力側には両者の差分信号が出
力される。このため局発光ＬＤからの光の強度雑音成分
を相殺することができ、受信感度の量子雑音限界を達成
することができる。ここで局発光ＬＤの強度雑音を相殺
するためには前記したようにＰ素子、Ｎ素子の出力が等
価であることが重要である。ここで２つのＰＩＮ−ＰＤ
をモノリシック集積化したこと、またＰ素子のｎ側電極
とＮ素子のｐ側電極を兼ねる共通電極を中心にＰ素子・
Ｎ素子を対称に配置したことで、エピ厚ばらつきによる
量子効率のばらつきと容量のばらつきは１％以下に抑え
られ良好なバランス特性が得られている。
【０００６】但し、ここで問題となるのは雑音特性と関
わる暗電流特性である。図１２に従来例のＰ素子・Ｎ素
子それぞれの暗電流特性を示す。図１２より明らかなよ
うにｐ側電極９−共通電極８で構成されるＰ素子の暗電
流がＶｒ＝５Ｖで０．１ｎＡであるのに対し、共通電極
８−ｎ側電極１０で構成するＮ素子は０．５ｎＡと大き
な差が生じている。この暗電流特性のアンバランスの原
因を図１３を用いて説明する。Ｐ素子側の暗電流の流れ
る経路はｐ側電極９→ｐ−ＩｎＰ領域６→ｎ−ＩｎＰ窓
層５→共通電極８へと流れるｐ−ｎ接合を介した経路
のみであり、通常のＰＩＮ−ＰＤと同じである。一方、
Ｎ素子側はＰ素子と同様にｎ側電極１０→ｎ−ＩｎＰ窓
層５→ｐ−ＩｎＰ層６→共通電極８を流れるｐ−ｎ接合
を介した経路に加え、ｎ側電極１０→ｎ−ＩｎＰ窓層
５→ｎ−ＩｎＧａＡｓ光吸収層４→ｎ−ＩｎＰ緩衝層３
→半絶縁性ＩｎＰ基板１→ｎ−ＩｎＰ緩衝層３→ｎ−Ｉ
ｎＧａＡｓ光吸収層４→ｎ−ＩｎＰ窓層５→共通電極８
と流れる基板を介したリーク電流が生じる。これはＤ
ｕａｌ−ＰＩＮの構造上、Ｎ素子のｐ側電極がＰ素子の
ｎ側電極と共通であるために、Ｎ素子のｎ側電極とＰ素
子のｎ側電極間に電界がかかり、結果として基板を介し
てｎ型層−ｎ型層間にリーク電流が発生することにな
る。従って図→に示す様な暗電流特性の差が生じ、その
結果雑音特性にアンバランスが生じることになり、これ
が最小受信感度の劣化を招く原因となっている。
わる暗電流特性である。図１２に従来例のＰ素子・Ｎ素
子それぞれの暗電流特性を示す。図１２より明らかなよ
うにｐ側電極９−共通電極８で構成されるＰ素子の暗電
流がＶｒ＝５Ｖで０．１ｎＡであるのに対し、共通電極
８−ｎ側電極１０で構成するＮ素子は０．５ｎＡと大き
な差が生じている。この暗電流特性のアンバランスの原
因を図１３を用いて説明する。Ｐ素子側の暗電流の流れ
る経路はｐ側電極９→ｐ−ＩｎＰ領域６→ｎ−ＩｎＰ窓
層５→共通電極８へと流れるｐ−ｎ接合を介した経路
のみであり、通常のＰＩＮ−ＰＤと同じである。一方、
Ｎ素子側はＰ素子と同様にｎ側電極１０→ｎ−ＩｎＰ窓
層５→ｐ−ＩｎＰ層６→共通電極８を流れるｐ−ｎ接合
を介した経路に加え、ｎ側電極１０→ｎ−ＩｎＰ窓層
５→ｎ−ＩｎＧａＡｓ光吸収層４→ｎ−ＩｎＰ緩衝層３
→半絶縁性ＩｎＰ基板１→ｎ−ＩｎＰ緩衝層３→ｎ−Ｉ
ｎＧａＡｓ光吸収層４→ｎ−ＩｎＰ窓層５→共通電極８
と流れる基板を介したリーク電流が生じる。これはＤ
ｕａｌ−ＰＩＮの構造上、Ｎ素子のｐ側電極がＰ素子の
ｎ側電極と共通であるために、Ｎ素子のｎ側電極とＰ素
子のｎ側電極間に電界がかかり、結果として基板を介し
てｎ型層−ｎ型層間にリーク電流が発生することにな
る。従って図→に示す様な暗電流特性の差が生じ、その
結果雑音特性にアンバランスが生じることになり、これ
が最小受信感度の劣化を招く原因となっている。
【０００７】
【発明が解決しようとする問題点】上記した従来例のバ
ランスト型受光素子において、従来例のＰ素子・Ｎ素子
それぞれの暗電流特性が、ｐ側電極−共通電極で構成す
るＰ素子の暗電流が０．１ｎＡに対し、共通電極−ｎ側
電極で構成するＮ素子は０．５ｎＡと大きな差が生じ
る。この暗電流特性のアンバランスの原因として、Ｐ素
子側の暗電流の流れる経路がｐ側電極→ｐ−ＩｎＰ→ｎ
−Ｉｎｐ ｃａｐ層→共通電極へ流れるｐ−ｎ接合を介
した経路のみであるのに対し、Ｎ素子側はＰ素子と同様
にｎ側電極→ｎ−ＩｎＰ ｃａｐ→ｐ−ＩｎＰ層→共通
電極を流れるｐ−ｎ接合を介した経路に加え、ｎ側電極
→ｎ−ＩｎＰ ｃａｐ層→ｎ−ＩｎＧａＡｓ光吸収層→
ｎ−ＩｎＰ Ｂｕｆｆｅｒ→Ｓ．Ｉ．基板→ｎ−ＩｎＰ
Ｂｕｆｆｅｒ→ｎ−ＩｎＧａＡｓ光吸収層→ｎ−Ｉｎ
Ｐ ｃａｐ層→共通電極と流れる基板を介したリーク電
流が加わる。これはＤｕａｌ−ＰＩＮの構造上、Ｎ素子
のｐ側電極がＰ素子のｎ側電極と共通であるために、Ｎ
素子のｎ側電極とＰ素子のｎ側電極間に電界がかかり、
結果として基板を介してｎ型層−ｎ型層間にリーク電流
が発生することになる。従って、上記リーク電流成分の
分だけ暗電流特性の差が生じ、その結果雑音特性にアン
バランスが生じることになり、これが最小受信感度の劣
化を招く原因となるという問題点があった。
ランスト型受光素子において、従来例のＰ素子・Ｎ素子
それぞれの暗電流特性が、ｐ側電極−共通電極で構成す
るＰ素子の暗電流が０．１ｎＡに対し、共通電極−ｎ側
電極で構成するＮ素子は０．５ｎＡと大きな差が生じ
る。この暗電流特性のアンバランスの原因として、Ｐ素
子側の暗電流の流れる経路がｐ側電極→ｐ−ＩｎＰ→ｎ
−Ｉｎｐ ｃａｐ層→共通電極へ流れるｐ−ｎ接合を介
した経路のみであるのに対し、Ｎ素子側はＰ素子と同様
にｎ側電極→ｎ−ＩｎＰ ｃａｐ→ｐ−ＩｎＰ層→共通
電極を流れるｐ−ｎ接合を介した経路に加え、ｎ側電極
→ｎ−ＩｎＰ ｃａｐ層→ｎ−ＩｎＧａＡｓ光吸収層→
ｎ−ＩｎＰ Ｂｕｆｆｅｒ→Ｓ．Ｉ．基板→ｎ−ＩｎＰ
Ｂｕｆｆｅｒ→ｎ−ＩｎＧａＡｓ光吸収層→ｎ−Ｉｎ
Ｐ ｃａｐ層→共通電極と流れる基板を介したリーク電
流が加わる。これはＤｕａｌ−ＰＩＮの構造上、Ｎ素子
のｐ側電極がＰ素子のｎ側電極と共通であるために、Ｎ
素子のｎ側電極とＰ素子のｎ側電極間に電界がかかり、
結果として基板を介してｎ型層−ｎ型層間にリーク電流
が発生することになる。従って、上記リーク電流成分の
分だけ暗電流特性の差が生じ、その結果雑音特性にアン
バランスが生じることになり、これが最小受信感度の劣
化を招く原因となるという問題点があった。
【０００８】
【問題点を解決する為の手段】本発明の半導体受光素子
は、半絶縁性基板（Ｅｇ１）上に第一導伝型キャリアブ
ロック層（Ｅｇ２）と第二導伝型緩衝層（Ｅｇ１）と第
二導伝型光吸収層（Ｅｇ２）と第二導伝型窓層（Ｅｇ
１）がＥｇ１＞Ｅｇ２の条件にて順次構成されたヘテロ
エピタキシャル層と、前記窓層内に部分的に第一導伝型
領域（Ｅｇ１）を設けた素子構造を、前記半絶縁性基板
上に間隔を於いて二つ以上形成した構造と、前記第一素
子の第一導伝型領域と前記第二素子の第二導伝型窓層と
を導伝性金属にて接続した構造を特徴とするものであ
る。本発明において、例えば、半絶縁性基板（Ｅｇ１）
はS.I.ーＩｎＰ、第一導伝型キャリアブロック層（Ｅｇ
２）はｐ−ＩｎＰキャリアブロック層、第二導伝型緩衝
層（Ｅｇ１）はｎ−ＩｎＰ緩衝層、第二導伝型光吸収層
（Ｅｇ２）はｎ−ＩｎＧａＡｓ光吸収層、第二導伝型窓
層（Ｅｇ１）はｎ−ＩｎＰ窓層である。
は、半絶縁性基板（Ｅｇ１）上に第一導伝型キャリアブ
ロック層（Ｅｇ２）と第二導伝型緩衝層（Ｅｇ１）と第
二導伝型光吸収層（Ｅｇ２）と第二導伝型窓層（Ｅｇ
１）がＥｇ１＞Ｅｇ２の条件にて順次構成されたヘテロ
エピタキシャル層と、前記窓層内に部分的に第一導伝型
領域（Ｅｇ１）を設けた素子構造を、前記半絶縁性基板
上に間隔を於いて二つ以上形成した構造と、前記第一素
子の第一導伝型領域と前記第二素子の第二導伝型窓層と
を導伝性金属にて接続した構造を特徴とするものであ
る。本発明において、例えば、半絶縁性基板（Ｅｇ１）
はS.I.ーＩｎＰ、第一導伝型キャリアブロック層（Ｅｇ
２）はｐ−ＩｎＰキャリアブロック層、第二導伝型緩衝
層（Ｅｇ１）はｎ−ＩｎＰ緩衝層、第二導伝型光吸収層
（Ｅｇ２）はｎ−ＩｎＧａＡｓ光吸収層、第二導伝型窓
層（Ｅｇ１）はｎ−ＩｎＰ窓層である。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。 ［実施例１］図１は本発明の半導体受光素子の実施例を
示す。図２（ａ）〜（ｄ）及び図３（ｅ）〜（ｈ）は本
発明の半導体受光素子の製法を示す。半絶縁性ＩｎＰ基
板１上に気相成長法によりキャリア濃度１Ｅ１６〜２Ｅ
１７cm−３層厚１〜５μｍが好ましく、今回はキャリア
濃度１Ｅ１５cm−３層厚２μｍのｐ−ＩｎＰキャリアブ
ロック層２、キャリア濃度１Ｅ１５〜２Ｅ１６cm−３層
厚１〜３μｍが好ましく、今回はキャリア濃度１Ｅ１５
cm−３層厚２μｍのｎ−ＩｎＰ緩衝層３、キャリア濃度
１Ｅ１５〜５Ｅ１５cm−３層厚３〜４μｍが好ましく、
今回はキャリア濃度３Ｅ１５cm−３層厚２μｍのｎ- −
ＩｎＧａＡｓ光吸収層４を成長した後、最後に窓層とし
てキャリア濃度２Ｅ１５〜６Ｅ１５cm−３層厚１〜２μ
ｍが好ましく、今回はキャリア濃度５Ｅ１５cm−３層厚
１．４μｍのｎ- −ＩｎＰ窓層５を成長する（図２
（ａ））。上記エピタキシャルウエハに拡散マスクとし
てＳｉＯ2 膜１４を例えばＣＶＤ法により形成した後、
受光領域に相当する部分に穴開けを行い、例えばＺｎの
封止拡散により受光部分に相当する１Ｅ１７〜１Ｅ２０
cm−３のｐ＋領域６を選択的に形成する（図２
（ｂ））。
て説明する。 ［実施例１］図１は本発明の半導体受光素子の実施例を
示す。図２（ａ）〜（ｄ）及び図３（ｅ）〜（ｈ）は本
発明の半導体受光素子の製法を示す。半絶縁性ＩｎＰ基
板１上に気相成長法によりキャリア濃度１Ｅ１６〜２Ｅ
１７cm−３層厚１〜５μｍが好ましく、今回はキャリア
濃度１Ｅ１５cm−３層厚２μｍのｐ−ＩｎＰキャリアブ
ロック層２、キャリア濃度１Ｅ１５〜２Ｅ１６cm−３層
厚１〜３μｍが好ましく、今回はキャリア濃度１Ｅ１５
cm−３層厚２μｍのｎ−ＩｎＰ緩衝層３、キャリア濃度
１Ｅ１５〜５Ｅ１５cm−３層厚３〜４μｍが好ましく、
今回はキャリア濃度３Ｅ１５cm−３層厚２μｍのｎ- −
ＩｎＧａＡｓ光吸収層４を成長した後、最後に窓層とし
てキャリア濃度２Ｅ１５〜６Ｅ１５cm−３層厚１〜２μ
ｍが好ましく、今回はキャリア濃度５Ｅ１５cm−３層厚
１．４μｍのｎ- −ＩｎＰ窓層５を成長する（図２
（ａ））。上記エピタキシャルウエハに拡散マスクとし
てＳｉＯ2 膜１４を例えばＣＶＤ法により形成した後、
受光領域に相当する部分に穴開けを行い、例えばＺｎの
封止拡散により受光部分に相当する１Ｅ１７〜１Ｅ２０
cm−３のｐ＋領域６を選択的に形成する（図２
（ｂ））。
【００１０】前記拡散マスクを除去した後、前記受光領
域を除くｎ−ＩｎＰ窓層５を３分割する様にエッチング
用マスク１５をＣＶＤ法により成長（図２（ｃ））した
後、前記窓層５側から半絶縁性ＩｎＰ基板１までを例え
ばＲＩＥ（Reactive Ion Ettching ）法により除去する
（図２（ｄ））。前記エッチング用マスクを除去した
後、露出している素子表面に反射防止膜を兼ねた表面保
護膜として例えばＳｉＮｘ膜７をＰ−ＣＶＤ法等により
形成する（図３（ｅ））。次に前記受光領域上のＳｉＮ
ｘ膜の一部をホトレジストをマスクにして穴開けを行い
ｐ−ＩｎＰ領域を露出させた後、ｐ型オーミック電極１
２として例えばＡｕＺｎを蒸着法等を用いて蒸着を行い
（図３（ｆ））、蒸着後ホトレジストマスクを除去し、
蒸着したＡｕＺｎを合金化するため３８０℃の加熱処理
を施す。
域を除くｎ−ＩｎＰ窓層５を３分割する様にエッチング
用マスク１５をＣＶＤ法により成長（図２（ｃ））した
後、前記窓層５側から半絶縁性ＩｎＰ基板１までを例え
ばＲＩＥ（Reactive Ion Ettching ）法により除去する
（図２（ｄ））。前記エッチング用マスクを除去した
後、露出している素子表面に反射防止膜を兼ねた表面保
護膜として例えばＳｉＮｘ膜７をＰ−ＣＶＤ法等により
形成する（図３（ｅ））。次に前記受光領域上のＳｉＮ
ｘ膜の一部をホトレジストをマスクにして穴開けを行い
ｐ−ＩｎＰ領域を露出させた後、ｐ型オーミック電極１
２として例えばＡｕＺｎを蒸着法等を用いて蒸着を行い
（図３（ｆ））、蒸着後ホトレジストマスクを除去し、
蒸着したＡｕＺｎを合金化するため３８０℃の加熱処理
を施す。
【００１１】次に前記受光領域外にｎ側電極及び共通電
極を設けるためｎ−ＩｎＰ ｃａｐ層上のＳｉＮｘ膜の
一部をホトレジストをマスクにして穴開けを行いｎ−Ｉ
ｎＰ領域を露出させた後、ｎ型オーミック電極１１とし
て例えばＡｕＧｅを蒸着法等を用いて蒸着を行い（図３
（ｇ））、蒸着後ホトレジストマスクを除去し、蒸着し
たＡｕＺｎを合金化するため３６０℃の加熱処理を施
す。最後にＮ素子のｐ型オーミック電極１２と共通電極
８及び、Ｐ素子のｐ型オーミック電極１２とｐ型電極を
つなぐように空中配線１３を、例えばＡｕメッキを用い
て形成し、また配線用としてｎ型電極１０、ｐ型電極９
及び共通電極８部分をＡｕメッキを用いて形成する（図
３（ｈ））。
極を設けるためｎ−ＩｎＰ ｃａｐ層上のＳｉＮｘ膜の
一部をホトレジストをマスクにして穴開けを行いｎ−Ｉ
ｎＰ領域を露出させた後、ｎ型オーミック電極１１とし
て例えばＡｕＧｅを蒸着法等を用いて蒸着を行い（図３
（ｇ））、蒸着後ホトレジストマスクを除去し、蒸着し
たＡｕＺｎを合金化するため３６０℃の加熱処理を施
す。最後にＮ素子のｐ型オーミック電極１２と共通電極
８及び、Ｐ素子のｐ型オーミック電極１２とｐ型電極を
つなぐように空中配線１３を、例えばＡｕメッキを用い
て形成し、また配線用としてｎ型電極１０、ｐ型電極９
及び共通電極８部分をＡｕメッキを用いて形成する（図
３（ｈ））。
【００１２】このようにして作成したＤｕａｌ−ＰＩＮ
において、Ｎ素子のｎ側電極１０−共通電極８間にバイ
アスをかけた時、ｎ側電極１０→ｎ−ＩｎＰ窓層５→ｎ
−ＩｎＧａＡｓ光吸収層４→ｎ−ＩｎＰ緩衝層３を通っ
た電流は、ｐ−ＩｎＰキャリアブロック層２により妨げ
られるため、基板１を介してｎ型層−ｎ型層間を流れる
リーク電流とはならない。本実施例のＤｕａｌ−ＰＩＮ
の暗電流特性を図４に示す。ｎ型層−ｎ型層の間にｐ−
ＩｎＰキャリアブロック層２を入れてｎ−ｐ−ｎ構造と
することによりリーク電流が防げ、Ｎ素子に発生する暗
電流の経路はＰ素子と同じｐｎ接合を介した経路のみと
なるため、Ｐ素子とＮ素子の暗電流の差は１０ｐＡ以下
となり、結果としてＳ／Ｎが良好なバランス特性が得ら
れ受信感度を０．７ｄＢ改善することができる。上記効
果は気相成長法によるエピタキシャルウエハー以外に、
液相成長法、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、ＡＬ
Ｅ法によるエピタキシャルウエハーにおいても同じ効果
が得られる。
において、Ｎ素子のｎ側電極１０−共通電極８間にバイ
アスをかけた時、ｎ側電極１０→ｎ−ＩｎＰ窓層５→ｎ
−ＩｎＧａＡｓ光吸収層４→ｎ−ＩｎＰ緩衝層３を通っ
た電流は、ｐ−ＩｎＰキャリアブロック層２により妨げ
られるため、基板１を介してｎ型層−ｎ型層間を流れる
リーク電流とはならない。本実施例のＤｕａｌ−ＰＩＮ
の暗電流特性を図４に示す。ｎ型層−ｎ型層の間にｐ−
ＩｎＰキャリアブロック層２を入れてｎ−ｐ−ｎ構造と
することによりリーク電流が防げ、Ｎ素子に発生する暗
電流の経路はＰ素子と同じｐｎ接合を介した経路のみと
なるため、Ｐ素子とＮ素子の暗電流の差は１０ｐＡ以下
となり、結果としてＳ／Ｎが良好なバランス特性が得ら
れ受信感度を０．７ｄＢ改善することができる。上記効
果は気相成長法によるエピタキシャルウエハー以外に、
液相成長法、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、ＡＬ
Ｅ法によるエピタキシャルウエハーにおいても同じ効果
が得られる。
【００１３】［実施例２］図５に本発明の第２の実施例
の受光素子の断面図を示す。製法は実施例１と同じく、
共通電極８をｎ−ＩｎＧａＡｓ光吸収層４上に形成した
ことを特徴としている。実施例１と同様一方の素子のｎ
型層ともう一方の素子のｎ型層間の基板を介したリーク
電流の発生を防ぐことができるため、両素子間の暗電流
の発生経路は等しくなり、Ｐ素子とＮ素子の暗電流の差
は１０ｐＡ以下となり、結果としてＳ／Ｎが良好なバラ
ンス特性が得られ受信感度を０．７ｄＢ改善することが
できる。
の受光素子の断面図を示す。製法は実施例１と同じく、
共通電極８をｎ−ＩｎＧａＡｓ光吸収層４上に形成した
ことを特徴としている。実施例１と同様一方の素子のｎ
型層ともう一方の素子のｎ型層間の基板を介したリーク
電流の発生を防ぐことができるため、両素子間の暗電流
の発生経路は等しくなり、Ｐ素子とＮ素子の暗電流の差
は１０ｐＡ以下となり、結果としてＳ／Ｎが良好なバラ
ンス特性が得られ受信感度を０．７ｄＢ改善することが
できる。
【００１４】［実施例３］図６に本発明の第３の実施例
の受光素子の断面図を示す。製法は実施例１と同じく、
共通電極８をｎ−ＩｎＰ緩衝層３上に形成したことを特
徴としている。実施例１と同様一方の素子のｎ型層とも
う一方の素子のｎ型層間の基板を介したリーク電流の発
生を防ぐことができるため、両素子間の暗電流の発生経
路は等しくなり、Ｐ素子とＮ素子の暗電流の差は１０ｐ
Ａ以下となり、結果としてＳ／Ｎが良好なバランス特性
が得られ受信感度を０．７ｄＢ改善とすることができ
る。
の受光素子の断面図を示す。製法は実施例１と同じく、
共通電極８をｎ−ＩｎＰ緩衝層３上に形成したことを特
徴としている。実施例１と同様一方の素子のｎ型層とも
う一方の素子のｎ型層間の基板を介したリーク電流の発
生を防ぐことができるため、両素子間の暗電流の発生経
路は等しくなり、Ｐ素子とＮ素子の暗電流の差は１０ｐ
Ａ以下となり、結果としてＳ／Ｎが良好なバランス特性
が得られ受信感度を０．７ｄＢ改善とすることができ
る。
【００１５】［実施例４］以下、本発明の第４の実施例
について図面を参照して説明する。図７は本発明の半導
体受光素子の実施例を示す。図８（ａ）〜（ｄ）及び図
９（ｅ）〜（ｈ）は本発明の半導体受光素子の製法を示
す。半絶縁性ＩｎＰ基板１上に気相成長法によりキャリ
ア濃度１Ｅ１５〜２Ｅ１６cm−３層厚１〜３μｍが好ま
しく、今回はキャリア濃度１Ｅ１５cm−３層厚２μｍの
ｎ−ＩｎＰ緩衝層３、キャリア濃度１Ｅ１５〜５Ｅ１５
cm−３層厚３〜４μｍが好ましく、今回はキャリア濃度
３Ｅ１５cm−３層厚２μｍのｎ- −ＩｎＧａＡｓ光吸収
層４を成長した後、最後に窓層としてキャリア濃度２Ｅ
１５〜６Ｅ１５cm−３層厚１〜２μｍが好ましく、今回
はキャリア濃度５Ｅ１５cm−３層厚１．４μｍのｎ- −
ＩｎＰ窓層５を成長する（図８（ａ））。上記エピタキ
シャルウエハに素子分離のためのエッチング用マスク１
５をＣＶＤ法により成長（図８（ｂ））した後、前記窓
層５側から半絶縁性ＩｎＰ基板１までを例えばＲＩＥ
（Reactive Ion Ettching ）法により除去し素子分離を
行う。
について図面を参照して説明する。図７は本発明の半導
体受光素子の実施例を示す。図８（ａ）〜（ｄ）及び図
９（ｅ）〜（ｈ）は本発明の半導体受光素子の製法を示
す。半絶縁性ＩｎＰ基板１上に気相成長法によりキャリ
ア濃度１Ｅ１５〜２Ｅ１６cm−３層厚１〜３μｍが好ま
しく、今回はキャリア濃度１Ｅ１５cm−３層厚２μｍの
ｎ−ＩｎＰ緩衝層３、キャリア濃度１Ｅ１５〜５Ｅ１５
cm−３層厚３〜４μｍが好ましく、今回はキャリア濃度
３Ｅ１５cm−３層厚２μｍのｎ- −ＩｎＧａＡｓ光吸収
層４を成長した後、最後に窓層としてキャリア濃度２Ｅ
１５〜６Ｅ１５cm−３層厚１〜２μｍが好ましく、今回
はキャリア濃度５Ｅ１５cm−３層厚１．４μｍのｎ- −
ＩｎＰ窓層５を成長する（図８（ａ））。上記エピタキ
シャルウエハに素子分離のためのエッチング用マスク１
５をＣＶＤ法により成長（図８（ｂ））した後、前記窓
層５側から半絶縁性ＩｎＰ基板１までを例えばＲＩＥ
（Reactive Ion Ettching ）法により除去し素子分離を
行う。
【００１６】前記エッチングにより露出したエピタキシ
ャル層とエピタキシャル層の間の半絶縁性ＩｎＰ基板表
面に、前記エッチング用マスクを用いて例えばＢｅのイ
オン注入法により不純物注入を行った後、エッチング用
マスクを除去し、新たにＣＶＤ法によりリン酸化ガラス
とＳｉＯ2 の保護膜１４を成長した後７００℃の高温処
理を行いイオン注入領域にｐ−ＩｎＰキャリアブロック
層２を形成する。（図８（ｃ））。次に受光領域に相当
する部分の保護膜１４に穴開けを行い、例えばＺｎの封
止拡散により受光部分に相当する１Ｅ１７〜１Ｅ２０cm
−３のｐ＋領域６を選択的に形成する（図８（ｄ））。
前記保護膜を除去した後、露出している素子表面に反射
防止膜を兼ねた表面保護膜として例えばＳｉＮｘ膜７を
Ｐ−ＣＶＤ法等により形成する（図９（ｅ））。
ャル層とエピタキシャル層の間の半絶縁性ＩｎＰ基板表
面に、前記エッチング用マスクを用いて例えばＢｅのイ
オン注入法により不純物注入を行った後、エッチング用
マスクを除去し、新たにＣＶＤ法によりリン酸化ガラス
とＳｉＯ2 の保護膜１４を成長した後７００℃の高温処
理を行いイオン注入領域にｐ−ＩｎＰキャリアブロック
層２を形成する。（図８（ｃ））。次に受光領域に相当
する部分の保護膜１４に穴開けを行い、例えばＺｎの封
止拡散により受光部分に相当する１Ｅ１７〜１Ｅ２０cm
−３のｐ＋領域６を選択的に形成する（図８（ｄ））。
前記保護膜を除去した後、露出している素子表面に反射
防止膜を兼ねた表面保護膜として例えばＳｉＮｘ膜７を
Ｐ−ＣＶＤ法等により形成する（図９（ｅ））。
【００１７】次に前記受光領域上のＳｉＮｘ膜の一部を
ホトレジストをマスクにして穴開けを行いｐ−ＩｎＰ領
域を露出させた後、ｐ型オーミック電極１２として例え
ばＡｕＺｎを蒸着法等を用いて蒸着を行い（図９
（ｆ））、蒸着後ホトレジストマスクを除去し、蒸着し
たＡｕＺｎを合金化するため３８０℃の加熱処理を施
す。次に前記受光領域外にｎ側電極１０及び共通電極８
を設けるためｎ−ＩｎＰ窓層５上のＳｉＮｘ膜７の一部
をホトレジストをマスクにして穴開けを行いｎ−ＩｎＰ
領域６を露出させた後、ｎ型オーミック電極１１として
例えばＡｕＧｅを蒸着法等を用いて蒸着を行い（図９
（ｇ））、蒸着後ホトレジストマスクを除去し、蒸着し
たＡｕＺｎを合金化するため３６０℃の加熱処理を施
す。最後にＮ素子のｐ型オーミック電極と共通電極及
び、Ｐ素子のｐ型オーミック電極１２とｐ型電極９をつ
なぐように空中配線１３を例えばＡｕメッキを用いて形
成し、また配線用としてｎ型電極、ｐ型電極及び共通電
極部分をＡｕメッキを用いて形成する（図９（ｈ））。
ホトレジストをマスクにして穴開けを行いｐ−ＩｎＰ領
域を露出させた後、ｐ型オーミック電極１２として例え
ばＡｕＺｎを蒸着法等を用いて蒸着を行い（図９
（ｆ））、蒸着後ホトレジストマスクを除去し、蒸着し
たＡｕＺｎを合金化するため３８０℃の加熱処理を施
す。次に前記受光領域外にｎ側電極１０及び共通電極８
を設けるためｎ−ＩｎＰ窓層５上のＳｉＮｘ膜７の一部
をホトレジストをマスクにして穴開けを行いｎ−ＩｎＰ
領域６を露出させた後、ｎ型オーミック電極１１として
例えばＡｕＧｅを蒸着法等を用いて蒸着を行い（図９
（ｇ））、蒸着後ホトレジストマスクを除去し、蒸着し
たＡｕＺｎを合金化するため３６０℃の加熱処理を施
す。最後にＮ素子のｐ型オーミック電極と共通電極及
び、Ｐ素子のｐ型オーミック電極１２とｐ型電極９をつ
なぐように空中配線１３を例えばＡｕメッキを用いて形
成し、また配線用としてｎ型電極、ｐ型電極及び共通電
極部分をＡｕメッキを用いて形成する（図９（ｈ））。
【００１８】この様にして作成したＤｕａｌ−ＰＩＮに
おいて、Ｎ素子のｎ側電極−共通電極間にバイアスをか
けた時、ｎ側電極１０→ｎ−ＩｎＰ窓層５→ｎ−ＩｎＧ
ａＡｓ光吸収層４→ｎ−ＩｎＰ緩衝層３を通った電流
は、ｐ−ＩｎＰキャリアブロック層２により妨げられる
ため、基板を介してｎ型層−ｎ型層間を流れるリーク電
流とはならない。従ってＮ素子に発生する暗電流の経路
はＰ素子と同じｐｎ接合を介した経路のみとなるため、
Ｐ素子とＮ素子の暗電流の差は１０ｐＡ以下となり、結
果としてＳ／Ｎが良好なバランス特性が得られ受信感度
を０．７ｄＢ改善することができる。上記効果は気相成
長法によるエピタキシャルウエハー以外に、液相成長
法、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、ＡＬＥ法によ
るエピタキシャルウエハーにおいても同じ効果が得られ
る。
おいて、Ｎ素子のｎ側電極−共通電極間にバイアスをか
けた時、ｎ側電極１０→ｎ−ＩｎＰ窓層５→ｎ−ＩｎＧ
ａＡｓ光吸収層４→ｎ−ＩｎＰ緩衝層３を通った電流
は、ｐ−ＩｎＰキャリアブロック層２により妨げられる
ため、基板を介してｎ型層−ｎ型層間を流れるリーク電
流とはならない。従ってＮ素子に発生する暗電流の経路
はＰ素子と同じｐｎ接合を介した経路のみとなるため、
Ｐ素子とＮ素子の暗電流の差は１０ｐＡ以下となり、結
果としてＳ／Ｎが良好なバランス特性が得られ受信感度
を０．７ｄＢ改善することができる。上記効果は気相成
長法によるエピタキシャルウエハー以外に、液相成長
法、ＣＶＤ法、ＭＯＣＶＤ法、ＭＢＥ法、ＡＬＥ法によ
るエピタキシャルウエハーにおいても同じ効果が得られ
る。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
隣合う２つの素子間にｐ型のキャリアブロック層を設け
ることで、一方の素子のｎ型層ともう一方の素子のｎ型
層間の基板を介したリーク電流の発生を防ぐことができ
るため、両素子間の暗電流の発生経路は等しくなり、暗
電流及びＳ／Ｎの差が１％以下となる。その結果感度を
０．７ｄＢ改善することができるという効果を奏するも
のである。
隣合う２つの素子間にｐ型のキャリアブロック層を設け
ることで、一方の素子のｎ型層ともう一方の素子のｎ型
層間の基板を介したリーク電流の発生を防ぐことができ
るため、両素子間の暗電流の発生経路は等しくなり、暗
電流及びＳ／Ｎの差が１％以下となる。その結果感度を
０．７ｄＢ改善することができるという効果を奏するも
のである。
【図１】本発明の実施例１の半導体受光素子の断面図で
ある。
ある。
【図２】本発明の実施例１の半導体受光素子の製法
（ａ）〜（ｄ）の説明図である。
（ａ）〜（ｄ）の説明図である。
【図３】本発明の実施例１の半導体受光素子の製造
（ｅ）〜（ｈ）の説明図である。
（ｅ）〜（ｈ）の説明図である。
【図４】本発明の実施例１の半導体受光素子の暗電流特
性図である。
性図である。
【図５】本発明の実施例２の半導体受光素子の断面図で
ある。
ある。
【図６】本発明の実施例３の半導体受光素子の断面図で
ある。
ある。
【図７】本発明の実施例４の半導体受光素子の断面図で
ある。
ある。
【図８】本発明の実施例４の半導体受光素子の製法
（ａ）〜（ｄ）の説明図である。
（ａ）〜（ｄ）の説明図である。
【図９】本発明の実施例４の半導体受光素子の製造
（ｅ）〜（ｈ）の説明図である。
（ｅ）〜（ｈ）の説明図である。
【図１０】従来例の応用例である。
【図１１】従来例の半導体受光素子の断面図である。
【図１２】従来例の半導体受光素子の暗電流特性図であ
る。
る。
【図１３】従来例の半導体受光素子の暗電流発生の説明
図である。
図である。
１ ｎ+ −ＩｎＰ基板 ２ キャリアブロック層 ３ ｎ−ＩｎＰ緩衝層 ４ ｎ- −ＩｎＧａＡｓ光吸収層 ５ ｎ−ＩｎＰ窓層 ６ ｐ−ＩｎＰ領域 ７ ＳｉＮｘ膜 ８ 共通電極 ９ ｐ側電極 １０ ｎ側電極 １１ ｎ側オーミック電極 １２ ｐ側オーミック電極 １３ 空中配線 １４ ＳｉＯ2 膜 １５ エッチング用マスク １６ ホトレジスト
Claims (6)
- 【請求項１】 半絶縁性基板（Ｅｇ１）上に第一導伝型
キャリアブロック層（Ｅｇ２）と第二導伝型緩衝層（Ｅ
ｇ１）と第二導伝型光吸収層（Ｅｇ２）と第二導伝型窓
層（Ｅｇ１）がＥｇ１＞Ｅｇ２の条件にて順次構成され
たヘテロエピタキシャル層と、前記窓層内に部分的に第
一導伝型領域（Ｅｇ１）を設けた素子構造を、前記半絶
縁性基板上に間隔を置いて二つ以上形成した構造と、前
記第一素子の第一導伝型領域と前記第二素子の第二導伝
型窓層とを導伝性金属にて接続したことを特徴とする半
導体受光素子。 - 【請求項２】 請求項１記載の半導体受光素子におい
て、第二素子の第二導伝型窓層の替わりに第二導伝型光
吸収層と第一素子の第一導伝型領域とを導伝性金属にて
接続したことを特徴とする半導体受光素子。 - 【請求項３】 請求項１記載の半導体受光素子におい
て、第二素子の第二導伝型窓層の替わりに第二導伝型緩
衝層と第一素子の第一導伝型領域とを導伝性金属にて接
続したことを特徴とする半導体受光素子。 - 【請求項４】 半絶縁性基板（Ｅｇ１）上に第二導伝型
緩衝層（Ｅｇ１）と第二導伝型光吸収層（Ｅｇ２）と第
二導伝型窓層（Ｅｇ１）がＥｇ１＞Ｅｇ２の条件にて順
次構成されたヘテロエピタキシャル層と、前記窓層内に
部分的に第一導伝型領域（Ｅｇ１）を設けた素子構造
を、前記半絶縁性基板上に間隔を置いて二つ以上形成し
た構造と、前記第一素子及び第二素子を除く半絶縁性基
板上に第一導伝型不純物を注入した構造と、前記第一素
子の第一導伝型領域と前記第二素子の第二導伝型窓層と
を導伝性金属にて接続したことを特徴とする半導体受光
素子。 - 【請求項５】 請求項４記載の半導体受光素子におい
て、第二素子の第二導伝型窓層の替わりに第二導伝型緩
衝層と第一素子の第一導伝型領域とを導伝性金属にて接
続したことを特徴とする半導体受光素子。 - 【請求項６】 請求項４記載の半導体受光素子におい
て、第二素子の第二導伝型窓層の替わりに第二導伝型緩
衝層と第一素子の第一導伝型領域とを導伝性金属にて接
続したことを特徴とする半導体受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5203653A JP2663842B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5203653A JP2663842B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745855A true JPH0745855A (ja) | 1995-02-14 |
| JP2663842B2 JP2663842B2 (ja) | 1997-10-15 |
Family
ID=16477622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5203653A Expired - Fee Related JP2663842B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663842B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340339A (ja) * | 2004-05-25 | 2005-12-08 | Mitsubishi Electric Corp | 半導体素子 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214479A (ja) * | 1985-07-12 | 1987-01-23 | Oki Electric Ind Co Ltd | 発光・受光装置 |
| JPH0237746A (ja) * | 1988-07-28 | 1990-02-07 | Fujitsu Ltd | 半導体装置 |
| JPH0332059A (ja) * | 1989-06-29 | 1991-02-12 | Nec Corp | 半導体受光素子 |
-
1993
- 1993-07-26 JP JP5203653A patent/JP2663842B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214479A (ja) * | 1985-07-12 | 1987-01-23 | Oki Electric Ind Co Ltd | 発光・受光装置 |
| JPH0237746A (ja) * | 1988-07-28 | 1990-02-07 | Fujitsu Ltd | 半導体装置 |
| JPH0332059A (ja) * | 1989-06-29 | 1991-02-12 | Nec Corp | 半導体受光素子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340339A (ja) * | 2004-05-25 | 2005-12-08 | Mitsubishi Electric Corp | 半導体素子 |
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| Publication number | Publication date |
|---|---|
| JP2663842B2 (ja) | 1997-10-15 |
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