JP2646978B2 - 半導体受光素子 - Google Patents
半導体受光素子Info
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Description
し、特にコヒーレント光通信用バランスト型受光素子に
関する。
報を伝える光通信に替わり、光の周波数や位相を変調し
て情報を伝えるコヒーレント光通信技術が検討されてい
る。この様に光波の特徴を利用することで従来の強度変
調方式と比べ、伝送距離の拡大(超スパン化),光周波
数の分割多重による光密度化が可能なため、今後の超長
距離・大容量光通信技術として検討されている。
に示す。図5はヘテロダイン検波方式の例で、信号を取
り出す送信部及びヘテロダイン検波・偏波ダイバーシテ
ィ受信を行う受信部に分かれている。受信部は伝送路で
ある単一モード光ファイバケーブルの偏波状態を補償す
るため、直交する2つの偏波に分離させる偏波ビームス
プリッタ(PBS)、ヘテロダイン検波用の局部発振光
レーザーダイオード(局部発振光LD)、それぞれの偏
波状態に分離された信号光と局部発振光を混合しπだけ
位相のずれた2つの光に分割する3dB光カプラ、混合
された光を電気に変えビート信号を取り出すために2つ
のPINホトダイオードを直列に接続したバランスト型
受光素子(Dual−PIN−PD又はDual−PI
N−PDを2個集積したQuad−PIN−PD)、そ
して低雑音のプリアンプと検波回路で構成されている。
光の出力を大きくすること、バランスト型受光素子によ
り局部発振光の出力を大きくすること、バランスト型受
光素子により局部発振光LDからの強度雑音を相殺する
ことで最小受信感度が量子雑音限界に達し、高感度化が
はかれる。従って、高感度化のためのバランスト型受光
素子に求められる特性は、直列に接続された2つのPI
N−PDが光学的・電気的に等価であること、両素子の
特性(量子効率、暗電流、接合容量、応答速度、S/
N)がそろっていることが必要であり、これらの要求を
満たすためにモノリシックに集積化したDual−PI
N−PDが検討されている。
Dual−PIN−PDの従来例を示す。半絶縁性In
P基板1上に間隔を置いて設けられた2つの受光素子を
集積した構成となっている。それぞれの受光素子は、半
絶縁性基板1上にキャリア濃度1×1015cm-3、層厚
2μmのn−InP緩衝層2、キャリア濃度3×1015
cm-3、層厚2μmのn−InGaAS光吸収層4、最
後にキャリア濃度5×1015cm-3、層厚1.4μmの
n−InP窓層5と、窓層内に形成された1×1018c
m-3のp−InP領域6から構成されている。この2つ
の受光素子のうち、一方のp−InP受光領域から引き
だしたp側電極8を、もう一方の受光素子のn−InP
窓層5上に設けたn側電極9につなげることでDual
−PIN−PDの出力側となる共通電極7を形成してい
る。ここでn側電極9と共通電極7から構成される受光
素子をN素子、共通電極7とp側電極8から構成される
受光素子をP素子と呼ぶ。
πだけ位相のずれた信号光と局部発振光との混合光をP
素子、N素子に同時に入射した場合、それぞれの素子に
て光電変換されたキャリアは共通電極7へ流れ、結果と
してバランスト型受光素子の出力側には両者の差分信号
が出力される。このため局部発振光LDからの光の強度
雑音成分を相殺することができ、受信感度の量子雑音限
界を達成することができる。ここで局部発振光LDの強
度雑音を相殺するためには前記したようにP素子、N素
子の出力が等価であることが重要である。ここで2つの
PIN−PDをモノリシック集積化したこと、またP素
子のn側電極とN素子のp側電極を兼ねる共通電極を中
心にP素子・N素子を対称に配置したことで、エピタキ
シャル厚ばらつきによる量子効率のばらつきと容量のば
らつきは2%以下に抑えられ良好なバランス特性が得ら
れている。
Dual−PIN−PDでは充分な受光感度と良好なバ
ランス特性を得るためには、n−InGaAs光吸収層
4を3〜4μmと厚くする必要があり、逆にこれが受光
素子の応答速度を制限する要因となっている。
7078号公報)を示す。第2の従来例は光の吸収とキ
ャリアの走行方向を分けた導波路型PIN−PDを二つ
直列に接続した導波路型Dual−PIN−PD構造と
なっている。n−InGaAs光吸収層4の端面から入
射した光は、n−InGaAs光吸収層4の長手方向で
光を吸収するため高い受光感度を得ることができ、生成
されたキャリアは光吸収層の両端に設けられたp−In
P領域6とn−InP領域に印加された電界によって横
方向に走行することとなる。
路型バランスト型受光素子において、生成されたキャリ
アは光吸収層の両側に設けられたp−InP領域とn−
InP領域に印加された電界によって横方向に走行する
こととなる。但し応答速度は、キャリアがn−InGa
As光吸収層に対し横方向に走行するためキャリアの走
行時間制限により応答が劣化するという問題が生じる。
は、半絶縁性基板(Eg1)上に第一導電型緩衝層(E
g1)と第一導電型光吸収層(Eg2)と第二導電型窓
層(Eg1)がEg1〉Eg2の条件にて順次構成され
たヘテロエピタキシャル層から成る第一素子と、前記半
絶縁性基板上かつ前記第一素子の横に第二導電型緩衝層
(Eg1)と第一導電型光吸収層(Eg2)と第一導電
型窓層(Eg1)がEg1〉Eg2の条件にて順次構成
されたヘテロエピタキシャル層から成る第二素子と、前
記第一素子の第一導電型緩衝層(Eg1)と前記第二素
子の第二導電型緩衝層(Eg1)とを電気的に接続した
構造を有している。
絶縁性基板(Eg1)上に第一導電型緩衝層(Eg1)
と第一導電型クラッド層(Eg3)と第一導電型光吸収
層(Eg2)と第二導電型クラッド層(Eg3)と第二
導電型窓層(Eg1)がEg1〉Eg3〉Eg2の条件
ににて順次構成されたヘテロエピタキシャル層から成る
第一素子と、前記半絶縁性基板上かつ前記第一素子の横
に第二導電型緩衝層(Eg1)と第二導電型クラッド層
(Eg3)と第一導電型光吸収層(Eg2)と第一導電
型クラッド層(Eg3)と第一導電型窓層(Eg1)が
Eg1〉Eg3〉Eg2の条件にて順次構成されたヘテ
ロエピタキシャル層から成る第二素子と、前記第一素子
の第一導電型緩衝層(Eg1)と前記第二素子の第二導
電型緩衝層(Eg1)とを電気的に接続した構造を有す
る。
る。図1は本発明の第一の実施例を示す半導体受光素子
を示す。また、図2(a)〜(f)は本発明の半導体受
光素子の製造工程を示す断面図である。半絶縁性InP
基板1上に気相成長法によりキャリア濃度1×1015〜
2×1016cm-3、層厚1〜3μmが好ましく、この例
ではキャリア濃度1×1015cm-3、層厚2μmのn−
InP緩衝層2を成長したエピタキシャルウエハに例え
ばSiO2 膜の選択マスク12を形成し、例えばZnの
熱拡散法により選択的にp−InP緩衝層3を形成する
(図2(a))。次にマスク12を除去したエピタキシ
ャルウエハ上に、キャリア濃度1×1015〜5×1015
cm-3、層厚3〜4μmが好ましく、この例ではキャリ
ア濃度3×1015cm-3、層厚2μmのn−InGaA
S光吸収層4を成長した後、最後に窓層としてキャリア
濃度2×1015〜6×1015cm-3、層厚1〜2μmが
好ましく、この例ではキャリア濃度5×1015cm-3、
層厚1.4μmのn−InP窓層5を成長する(図2
(b))。
してSiO2 膜12を例えばCVD法により形成した
後、n−InP緩衝層2の上に相当するSiO2 膜に穴
開けを行い、例えばZnの熱拡散によりp−InP窓層
6を選択的に形成する(図2(c))。
光素子形成及びP素子、N素子間の素子分離のため、エ
ピタキシャルウエハを2分割する様にエッチング用マス
ク12をCVD法により成長(図2(d))した後、窓
層5側から半絶縁性InP基板1までを例えばRIE
(Reactive Ion Etching)法によ
り除去する(図2(e))。
受光素子のn−InP緩衝層2とp−InP緩衝層3間
に例えば電子線法によりAuの蒸着を行い共通電極7を
形成し2つの導波路型受光素子を直列に接続する。
例えばAuZnを、またn−InP窓層5上にn側電極
として例えばAuGeを蒸着法により形成した後、熱処
理により合金化を行い、最後にボンディング用の電極と
して例えば電子線蒸着法によりAuを蒸着し、n側電極
9及びp側電極8を形成する(図2(f))。
PIN−PDにおいて、n側電極9に順バイアスをp側
電極8に逆バイアスをかけ、信号出力を共通電極7から
取る構成にし、この直列に接続されている2つの受光素
子のn−InGaAS光吸収層4の端面側からそれぞれ
光を入射させる。端面から入射した光は導波路の長さ方
向で吸収されるため95%以上の高い量子効率が得られ
ると共に、吸収された光により生成されたホトキャリア
は導波路の厚さ方向に印加された電界によってそれぞれ
導波路の厚さ方向に走行するため走行時間を短くする事
ができ、20GHZ 以上の高速応答が可能となる。ま
た、Dual−PIN−PD構造を簡単なエピタキシャ
ル構成及びプロセスで実現することができるため、上記
要因による2素子の特性ばらつきを1%以内に抑えるこ
とができ、良好なバランス特性が得られる。
ャルウエハーについて説明したが、液相成長法、CVD
法、MOCVD法、MBE法、ALE法によるエピタキ
シャルウエハーにおいても同じ効果が得られる。
素子を示す斜視図である。図4(a)〜(f)は、その
半導体受光素子の製造方法を示す断面図である。半絶縁
性InP基板1上に気相成長法によりキャリア濃度1×
1015〜2×1016cm-3、層厚1〜3μmが好まし
く、この例ではキャリア濃度1×1015cm-3、層厚2
μmのn−InP緩衝層2とキャリア濃度1×1015〜
5×1015cm-3、層厚0.3〜0.6μmが好まし
く、この例ではキャリア濃度3×1015cm-3、層厚
0.4μmのn−InGaAsPクラッド層10を成長
したエピタキシャルウエハに例えばSiO2 膜の選択マ
スク12を形成し、例えばZnの熱拡散法により選択的
にp−InP緩衝層3及びp−InGaAsPクラッド
層11を形成する(図4(a))。次にエピタキシャル
ウエハ上に、キャリア濃度1×1015〜5×1015cm
-3、層厚3〜4μmが好ましく、この例ではキャリア濃
度3×1015cm-3、層厚2μmのn−InGaAs光
吸収層4を成長した後、再びキャリア濃度1×1015c
m-3、層厚0.3〜0.6μmが好ましく、この例では
キャリア濃度3×1015cm-3、層厚0.4μmのn−
InGaAsPクラッド層10を成長し、最後に窓層と
してキャリア濃度2×1015〜6×1015cm-3、層厚
1〜2μmが好ましく、この例ではキャリア濃度5×1
015cm-3、層厚1.4μmのn−InP窓層5を成長
する(図4(b))。
2としてSiO2 膜を例えばCVD法により形成した
後、n−InP緩衝層2の上に相当するSiO2 膜に穴
開けを行い、例えばZnの熱拡散によりp−InP窓層
6及びp−InGaAsPクラッド層11を選択的に形
成する(図4(c))> 前記拡散マスクを除去した後、導波路型受光素子形成及
びP素子、N素子間の素子分離のため、エピタキシャル
を2分割する様にエッチング用マスク12をCVD法に
より成長(図4(d))した後、窓層5側から半絶縁性
InP基板1までを例えばRIE(Reactive
Ion Etching)法により除去する(図4
(e))。
受光素子のn−InP緩衝層2とp−InP緩衝層3間
に例えば電子線法によりAuの蒸着を行い共通電極7を
形成し2つの導波路型受光素子を直列に接続する。
例えばAuZnを、またn−InP窓層5上にn側電極
として例えばAuGeを蒸着法により形成した後、熱処
理により合金化を行い、最後にボンディング用の電極と
して例えば電子線蒸着法によりAuを蒸着し、n側電極
9及びp側電極8を形成する(図4(f))。
PIN−PDにおいて、n側電極9に順バイアスをp側
電極8に逆バイアスをかけ、信号出力を共通電極7から
取る構成にし、この直列に接続されている2つの受光素
子のn−InGaAs光吸収層4の端面側からそれぞれ
光を入射させる。端面から入射した光は上下に設けられ
たn−InGaAsPクラッド層10及びp−InGa
AsPクラッド層11によりInGaAs光吸収層4内
に閉じ込められながら導波路の長さ方向で吸収されるた
め95%以上の高い量子効率が得られると共に、吸収さ
れた光により生成されたホトキャリアは導波路の厚さ方
向に印加された電界によってそれぞれ導波路の厚さ方向
に走行する。この時n−InGaAs光吸収層4とp−
InP窓層6間に生じるヘテロ界面の障壁はp−InG
aAsPクラッド層11が、またn−InGaAs光吸
収層4とp−InP緩衝層3間に生じるヘテロ界面の障
壁はp−InGaAsPクラッド層11があるため、障
壁を越えるためのパイルアップ時間を短くすることがで
きる。結果として走行時間を短くする事ができ40GH
Z 以上の高速応答が可能となる。また、Dual−PI
N−PD構造を簡単なエピタキシャル構成及びプロセス
をで実現させることができるため、上記要因による2素
子の特性ばらつきを1%以内に抑えることができ、良好
なバランス特性が得られる。
ャルウエハーについて説明したが、液相成長法、CVD
法、MOCVD法、MBE法、ALE法によるエピタキ
シャルウエハーにおいても同じ効果が得られる。
n−InGaAs光吸収層に対し上下方向にp−n接合
を形成し、キャリアの走行をエピタキシャル層の厚さ方
向にする事で、走行時間を短縮できるためPN両素子共
に40GHZ 以上の高速応答が得られる。また、光の吸
収はn−InGaAs光吸収層の長手方向となるため、
両素子共に95%以上の高い量子効率が得られる。結果
として両素子間の特性ばらつきが1%以内の良好なバラ
ンスを有する高速バランスト型受光素子が得られる。
図である。
体受光素子の製造工程を示す断面図である。
図である。
体受光素子の製造工程を示す断面図である。
る。
Claims (2)
- 【請求項1】 半絶縁性基板(エネルギーギャップEg
1)上に第一導電型緩衝層(Eg1)と第一導電型光吸
収層(エネルギーギャップEg2)と第二導電型窓層
(Eg1)がEg1〉Eg2の条件にて順次構成された
ヘテロエピタキシャル層から成る第一素子と、前記半絶
縁性基板上かつ前記第一素子の横に第二導電型緩衝層
(Eg1)と第一導電型光吸収層(Eg2)と第一導電
型窓層(Eg1)がEg1〉Eg2の条件にて順次構成
されたヘテロエピタキシャル層から成る第二素子と、前
記第一素子の第一導電型緩衝層(Eg1)と前記第二素
子の第二導電型緩衝層(Eg1)とを電気的に接続した
構造を有することを特徴とする半導体受光素子。 - 【請求項2】 半絶縁性基板(エネルギーギャップEg
1)上に第一導電型緩衝層(Eg1)と第一導電型クラ
ッド層(エネルギーギャップEg3)と第一導電型光吸
収層(エネルギーギャップEg2)と第二導電型クラッ
ド層(Eg3)と第二導電型窓層(Eg1)がEg1〉
Eg3〉Eg2の条件にて順次構成されたヘテロエピタ
キシャル層から成る第一素子と、前記半絶縁性基板上か
つ前記第一素子の横に第二導電型緩衝層(Eg1)と第
二導電型クラッド層(Eg3)と第一導電型光吸収層
(Eg2)と、第一導電型クラッド層(Eg3)と第一
導電型窓層(Eg1)がEg1〉Eg3〉Eg2の条件
にて順次構成されたヘテロエピタキシャル層から成る第
二素子と、前記第一素子の第一導電型緩衝層(Eg1)
と前記第二素子の第二導電型緩衝層(Eg1)とを電気
的に接続した構造を有することを特徴とする半導体受光
素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5301382A JP2646978B2 (ja) | 1993-12-01 | 1993-12-01 | 半導体受光素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5301382A JP2646978B2 (ja) | 1993-12-01 | 1993-12-01 | 半導体受光素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07153987A JPH07153987A (ja) | 1995-06-16 |
JP2646978B2 true JP2646978B2 (ja) | 1997-08-27 |
Family
ID=17896203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5301382A Expired - Fee Related JP2646978B2 (ja) | 1993-12-01 | 1993-12-01 | 半導体受光素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2646978B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5609164B2 (ja) * | 2010-03-04 | 2014-10-22 | 住友電気工業株式会社 | 光レシーバ装置 |
-
1993
- 1993-12-01 JP JP5301382A patent/JP2646978B2/ja not_active Expired - Fee Related
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---|---|
JPH07153987A (ja) | 1995-06-16 |
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