JPH0237746A

JPH0237746A - 半導体装置

Info

Publication number: JPH0237746A
Application number: JP63188903A
Authority: JP
Inventors: Hiroyuki Nobuhara; 裕之延原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-07-28
Filing date: 1988-07-28
Publication date: 1990-02-07
Anticipated expiration: 2012-11-12
Also published as: JP2674657B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】ｃｍ要］半導体装置およびその製造方法に係り、特に半絶縁性Ｉ
ｎＰ基板上に集積化された化合物半導体装置およびその
製造方法に関し、半絶縁性ＩｎＰ基板上に形成された素子間の絶縁性を高
め、安定動作、低雑音動作を行なう半導体装置およびそ
の製造方法を提供することを目的とし、ＩｎＰ基板上に形成された複数の素子領域を互いに電気
的に絶縁する素子分離領域は、前記ＩｎＰ基板と、該Ｉ
ｎＰ基板上に形成された誘電膜によって構成されている
半導体装置において、前記ＩｎＰ基板と前記誘電膜との
間に、前記誘な膜との界面に誘起される電荷が小さい半
導体層が設けられているように構成する。

［産業上の利用分野］本発明は、半導体装直に係り、特に半絶縁性ＩｎＰ基板
上に集積化された化合物半導体装置に関する。

Ｉ　ｎＧａＡｓ中を走行する電子の速度は、ＧａＡｓ中
を走行する電子の速度よりも数倍大きいので、超高速性
および低雑音性において、Ｉ　ｎＧａＡｓ系電子デバイ
スは、ＧａＡｓ系電子デバイスよりも優れている。また
、Ｉ　ｎＧａＡｓは、長波長帯（１，３〜１．５μｍ）
光通信用半導体デバイスの光吸収層としても優れている
。このため、近年、ＩｎＰ基板上にモノリシック集積化
したＩ　ｎＧａＡｓ系光電子集積回路（ＯＥＩＣ）の研
究開発が進められている。

ところで、既に実用段階にあるＧａＡｓ系集積回路に比
べ、ＩｎＧａＡｓ系集積回路の製作技術は未成熟であり
、解決しなければならない点も多い、そしてその一つが
、素子間の電気的絶縁技術である。ＧａＡｓの表面およ
びＧａＡｓと例えば酸化シリコン（ＳｉＯ）ｐＡや窒化
シリコン（ＳＩＮ）ｐＩＡなどの誘電膜との界面を流れ
る電流が非常に小さいのに比べ、ＩｎＰの表面およびＩ
ｎＰと誘を膜との界面を流れる電流は比較的大きく、良
好な素子間絶縁が妨げられている。

［従来の技術］従来の半導体装置を第５図を用いて説明する。

第５図において、半絶縁性ＩｎＰ基板７２の素子領域Ｆ
には、ｎ＋型ＩｎＰ層７６、ｌ型ＩｎＧ　ａ　Ａ　ｓ　
ｆｆｌ　７８、および１型ＩｎＰ層８０が順に積層され
ている。さらにｌ型ＩｎＰ層８０には、例えば亜鉛Ｚｎ
が選択的に拡散されたｐ＋型領領域８２形成されていて
、このρ“型領域８２はｉ型Ｉ　ｎＧａＡｓ層８０にま
で達している。そしてこうしたｎ＋型ＩｎＰ層７６．１
型Ｉ　ｎＧａＡｓ層７８、およびｐ＋型領領域８２よっ
て、ＩｎＧａＡｓｎＧａＡｓ系ルミｎフォトダイオード
構成されている。

また、ρ“領域８２上にはｐ型電極８４が形成され、ｎ
＋型ＩｎＰ１７６上にはｎ型電極８６が形成されている
。そしてこれらのｐ型電＠８４上およびｎ型電極８６上
を除き、フォトダイオードの表面全体が表面保護膜とし
てのＳｉＮ膜８８によって覆われている。

また、このように形成されているフォトダイオードとフ
ォトダイオードとの間の素子分離領域Ｇにおいては、フ
ォトダイオードの表面を覆っている表面ｃｉ護膜として
の５ｉＮＪＩｉ８８と同一のＳｉＮ膜８８が誘電膜とし
て半絶縁性ＩｎＰ基板７２上に形成されている。

そして５ｉＮＪＩ＊８８上には、隣り合う２個のフォト
ダイオードのρ型電極８４とｎ型電極８６とを接続して
いる配線層９ｏが配線されている。

このようにして、半絶縁性ＩｎＰ基板７２上に、Ｉ　ｎ
ＧａＡｓ系の２個のフォトダイオードを直列に接続した
モノリシックデュアルフォトダイオードが形成されてい
る。

［発明が解決しようとする課題］しかしながら、上記従来の半導体装置においては、隣り
合うフォトダイオード間の絶縁が半絶縁性ＩｎＰ基板７
２上に形成されたＳｉＮ膜８８によってなされているた
め、半絶縁性ＩｎＰ基板７２と５ＬＮＷＡ８８との界面
に電荷が誘起され、この誘起された電荷が隣り合うｎ＋
型ＴｎＰ層間にリーク４Ｓ流Ｉ３を発生させ、光電子集
積回路の安定動作、低雑音動作に悪影響を与えるという
問題があった。

そこで本発明は、半絶縁性ＩｎＰ基板上に形成された素
子間の絶縁性を高め、安定動作、低雑音動イヤを行なう
半導体装置を提供することを目的とするものである。

［課・題を解決するための手段］上記ｉ題は、ＩｎＰ基板上に形成された複数の素子領域
を互いに電気的に絶縁する素子分離領域は、前記ＩｎＰ
基板と、該ＩｎＰ基板上に形成された誘ＴｋＪｌｌによ
って構成されている半導体装置において、前記ＩｎＰ基
板と前記誘電膜との間に、前記誘′＠膜との界面に誘起
される電荷が小さい半導体層が設けられていることを特
徴とする半導体装置によって達成される。

［作　用］すなわち本発明は、半絶縁性ＩｎＰ基板上に形成された
半導体素子間の素子分１Ｉｉｉ頭域において、半絶縁性
ＩｎＰ基板表面と誘電膜との間に、界面誘起電荷の小さ
い半導体層を挿入することにより、この素子分離領域に
発生するリーク電流を低減する。

［実施例］以下、本発明を図示する実施例に基づいて具体的に説明
する。

第１図は本発明の第１の実施例による半導体装置の断面
を示す断面図である。

半絶縁性ＩｎＰ基板２上に、厚さ０．５μｍの高抵抗の
ｉ型ＩｎＡｌＡｓ１４が形成されている。

そしてこの半導体装置の素子領域Ａのｉ型ＩｎＡｌＡｓ
層４上には、厚さ０．５μｍのｎ＋型ＩｎＰ層６、厚さ
１．５μｍのｉ型Ｉ　ｎＧａＡｓ層８、および厚さ０．
５μｍのｉ型ＩｎＰＸｔｆｌＯが順に積層されている。

さらにｌ型ＩｎＰ層１０には、例えば亜鉛Ｚｎが選択的
に拡散されたＰ＋型領域１２が形成されていて、このＰ
＋型領域１２は１型Ｉ　ｎＣｒａＡｓ層８にまで辻して
いる。そしてこうしたｎ＋型ＩｎＰ層６．１型Ｉ　ｎＧ
ａＡ　ｓ　ＭＡ　８、およびＰ＋型領域１２によって、
ＩｎＧａＡｓｎＧａＡｓ系ルミｎフォトダイオードてい
る。

また、ｐ＋領域１２上には、例えば厚さ１５００人のＡ
ｕと厚さ３００へのＺｎと厚さ１００ＡのＡｕとの３層
のρ型電極１４が形成され、ｎ＋型ＩｎＰ層６上には、
例えば厚さ２７００人のＡｕと厚さ３００人のＡｕＧｅ
との２層のｎ型電極１６が形成されている。そしてこれ
らのＰ型電極１４上およびｎ型電極１６上を除き、フォ
トダイオードの表面全体が表面保護膜としての厚さ２０
００Ａの５ＩＮｉ１８によって覆われている。

また、このように形成されているフォトダイオードとフ
ォトダイオードとの間の素子分離領域においては、半絶
縁性ＩｎＰ基板２上に形成されている高抵抗のｌ型Ｉｎ
ＡｌＡｓ層４上に、フォトダイオードの表面を覆ってい
る表面保護膜としてのＳｉＮ膜１膜上８一の厚さ２００
０人のＳｉＮ改１８が形成されている。すなわち半絶縁
性ＩｎＰ基板２とｓｔＮｇｉｓとの間に高抵抗の１型Ｉ
ｎＡｌＡｓ層４が挿入されているｊｌｌ　ｓ？、となっ
ている、そして５ＩＮｌ１１１８上には、例えば厚さ３
５００ＡのＡｕと厚さ５００ＡのＴＩとの２層の配線層
２０が配線されている。この配線層２０は、隣り合う２
個のフォトダイオードのｐ型電極１４とｎ型電ｆ！１６
とを接続している。

このようにして、半絶縁性ＩｎＰ基板２上に、高抵抗の
ｌ型１ｎＡＩＡｓ層４を介して、ＩｎＧａＡｓ系の２個
のフォトダイオードを直列に接続したモノリシックデュ
アルフォトダイオードが形成されている。そしてこのデ
ュアルフォトダイオードは、コヒーレント光通信用のデ
ュアルバランス型光受信器に用いられる。

次に、第１の実施例の素子分離領域におけるリーク電流
について述べる。

半絶縁性ＩｎＰ基板２と高抵抗の１型１ｎＡＩＡｓ層４
との境界面を流れるリーク電流を１１とし、ｌ型１ｎＡ
ＩＡｓ層４とＳＩＮ膜１膜上８界面を流れるリーク電流
を１２とすると、素子分離領域において流れるリーク電
流は、（Ｉ、＋１２）となる。

このとき、ｌ型１ｎＡＩＡｓ層４とＳＩＮ膜１膜上８界
面に誘起される電荷が倭めて小さいため、この界面を流
れるリーク電流Ｉ２は、第５図に示される従来例におけ
る半絶縁性ＩｎＰ基板７２とＳＩＮ膜８８・との界面に
流れるリークな流Ｉ３に比べてはるかに小さくなる。従
って、素子分離領域におけるリーク電流（１１＋１２）
は、従来例におけるリーク電流１３よりも小さくなる。

本発明者の実験によれば、第１の実施例による半導体装
置の素子分離領域におけるリーク電流（１１＋１２）は
、従来例におけるリーク電流Ｉ３より１桁以上も低減さ
れた。また、第１図に示されるように、素子分離領域の
５ｉＮａｌＢ上に配線層２０が配線されている場合、５
ｉＮｆｉｌＳ下に誘起される電荷が増加することが考え
られるが、この配線層２０の存在によってリーク電流（
１１＋１２）が増加することはなかった。

次に、本発明による第２の実施例を説明する。

第２図は本発明の第２の実施例による半導体装置の断面
を示す断面図である。

表面の一部に凹形の清を有する半絶縁性ＩｎＰ基板３２
上に、厚さ０．５μｍの高抵抗の１型ＩｎＡ、ＩＡｓ層
３４が形成されている。なおこの清は、溝内に形成され
ているフォトダイオードとこのフォトダイオードに隣接
して溝外に形成されている高電子慧動度トランジスタ（
ＨＥＭＴ；ｔｌｉｇｈ　　Ｅｌｅｃｔｏｒｎ　　Ｎｏｂ
ｉｌｉｔｙ　　Ｔｒａｎｓｉｓｔｏｒ　）との高さを一
致させるためのものである。

すなわちこの溝内の素子領域Ｃの１型ＩｎＡＩＡ　ｓ　
ＮＪ３４上には、Ｉ　ｎＧａＡｓＧａＡｓ系ルミｎフォ
トダイオードれている。そしてこのフォトダイオードは
、第１の実施例と同様にして、ｌ型１ｎＡＩＡｓ層３４
上に順に積層された厚さ０．５．ｃｚ−ｍのｎ＋型Ｉｎ
Ｐ層３６、厚さ１．５μｍのｌ型Ｉ　ｎＧａＡｓ層３８
、厚さ０．５μｍの１型ＩｎＰ層４０、およびｌ型Ｉｎ
Ｐ層４０に例えば亜鉛Ｚｎが選択的に拡散されてｌ型１
　ｎＧａＡｓ層３８にまで達するように形成されている
ρ１型領域４２によって構成されている。

そしてｐ＋領域４２上には、例えばＡ　ｕ　／　Ｚ　ｎ
／　Ａ　ｕからなるｐ型電極４４が形成され、ｎ＋型Ｉ
ｎＰ層３６上には、例えばＡ　ｕ　／　Ａ　ｕ　Ｇ　ｅ
からなるｎ型電極４６が形成されている。

また、このフォトダイオードと隣り合う溝外の素子領域
りのｌ型ＩｎＡｌＡｓ層３４上には、ＨＥＭＴが形成さ
れている。このＨＥＭＴは、ｌ型ＩｎＡｌＡｓ層３４上
に順に積層された厚さ１０００への１型Ｉ　ｎＧａＡｓ
層、厚さ４００Ａのｎ＋型ＩｎＡｌＡｓ層、および厚さ
２００人のｉ型ＩｎＡｌＡｓ層からなるＨＥＭＴ動作層
４８と、このＨＥＭＴ動作層４８上に厚さ２００へのｎ
＋型１　ｎＧａＡｓコンタクト層５０を介して形成され
たＡ　ｕ　／　Ａ　ｕ　Ｇ　ｅからなるソース電極５２
およびドレイン電極５４と、これらソース電極５２およ
びドレイン電極５４に挟まれたＨＦ、ＭＴ動作層４８上
に形成されたＡｔからなるゲート電極５６とを有してい
る。

そしてフォトダイオードのｐ型電極４４上およびｎ型電
極４６上と、ＨＢＭＴのソース電極５２、ドレイン電極
５４およびソースｔ［＊５６とを除き、フォトダイオー
ドおよびＨＥＭＴの表面全体が表面保護膜としての厚さ
２０００人のＳｉＮｇ５８によって覆われている。

また、このように形成されているフォトダイオードとＨ
ＥＭＴとの間の素子分離領域Ｅにおいては、半絶縁性Ｉ
ｎＰ基板３２上に形成されている高抵抗の１型ＩｎＡｌ
Ａｓ層３４上に、フォトダイオードおよびＨＢＭＴの表
面を覆っている表面保護膜としてのＳｉＮ膜５膜上８一
の厚さ２０００人のＳｉＮ膜５膜上８成されている。す
なわち半絶縁性ＩｎＰ基板３２とＳ　ｉ　ＮＷＡ４８と
の間に高抵抗のｉ型ＩｎＡｌＡｓ層３４が挿入されてい
る構造となっている。そしてＳｉＮ膜４膜上８上、例え
ば厚さ３５００ＡのＡｕと厚さ５００へのＴ１との２層
の配線層６０が配線されている。

このようにして、半絶縁性ＩｎＰ基板３２上に、高抵抗
の１型ＩｎＡｌＡｓ層３４を介して、ＩｎＧａＡｓ系の
フォートダイオードとＩ　ｎＧａＡｓ系のＨＥＭＴとが
形成されている。

次に、第２の実施例の素子分離領域におけるリーク電流
について述べる。

上記第１の実施例と同様にして、半絶縁性ＩｎＰ基板３
２と高抵抗の１型ＩｎＡｌＡｓ層３４との境界面を流れ
るリーク′＠流と１型ＩｎＡｌＡｓ層３４とＳｉＮ膜４
膜上８界面を流れるす°−り電流との和である素子分離
領域Ｅにおけるリーク電流は、従来例における半絶縁性
ＩｎＰ基板７２とＳｉＮ膜８膜上８界面に流れるリーク
′ｒ４流に比べてはるかに小さくなる。

なお、この第２の実施例においては、半絶縁性ＩｎＰ基
板３２とＨＢＭＴ動作層４８との間に設けられたｌ型Ｉ
ｎＡｌＡｓ層３４は、このＨＥＭＴにおけるバッファ層
の役割も果たしている。

次に、第１図に示す半導体装置の製造方法を、第３図を
用いて説明する。

半絶縁性ＩｎＰ基板２上に、厚さ０．５μｍの高抵抗の
ｌ型ＩｎＡｌＡｓ層４を格子整合して成長させる。続い
て、このｉ型ＩｎＡｌＡｓ層４上に、厚さ０．５．ｕｍ
のｎ＋型ＩｎＰ層６、厚さ１．５．ｕｍのｌ型Ｉ　ｎＧ
ａＡｓ層８、および厚さ０．５μｍの１型ＩｎＰ層１０
を順に積層する（第３図（ａ）参照）。

次いで、１型ＩｎＰ層１０の所定の場所に、例えば亜鉛
Ｚｎを選択的に拡散してｐ＋型領領域１２形成するが、
このｐ＋型領領域１２ｌ型ＩｎＧ　ａ　Ａ　ｓ層８にま
で達するようにする（第３図（ｂ）参照）。

次いで、メサエッチングを行ない、Ｉ　Ｎｌｉ　Ｉ　ｎ
ＧａＡｓ層８および１型ＩｎＰ層１０を選択的に除去し
、素子領域の一部および素子分離領域のｎ＋型ＩｎＰ層
６を露出させる。さらに素子分離領域のｎ＋型ＩｎＰ層
６を選択的にエツチング除去して、ｌ型１ｎＡＩＡｓ層
４を露出させる。こうしてｎ＋型ＩｎＰ層６、ｌ型１　
ｎＧａＡｓ層８、およびｐ＋型領領域１２ら構成される
Ｉ　ｎＧａＡｓＧａＡｓ系ルミｎフォトダイオードる（
第３図（ｃ）参照）。

次いで、ｐ＋＋域１２上に、例えば厚さ１５００ＡのＡ
ｕと厚さ３００ＡのＺｎと厚さ１００人のＡｕとの３層
のｐ型電極１４を形成し、露出しているｎ＋型ＩｎＰ層
６上に、例えば厚さ２７００ＡのＡｕと厚さ３００Ａの
、ＡｕＧｅとの２層のｎ型電極１６を形成する。

続いて、プラズマＣＶＤ　（化学的気相堆積）法を用い
て、全面に５ｉＮ１８を堆積させ、フォトダイオードの
表面およびフォトダイオード間の素子分離領域を厚さ２
０００人の５ｉＮｌ１１１８によって覆う、これにより
、素子分離領域においては、半絶縁性ＩｎＰ基板２上に
形成されている高抵抗の１型ＩｎＡｌＡｓ層４上に５ｉ
ＮＪＩＱ１８が形成され、半絶縁性ＩｎＰ基板２とＳｉ
Ｎ膜１膜上８間に高抵抗の１型１ｎＡＩＡｓ層４が挿入
されている構造となる。

続いて、ｐ型電極１４上およびｎ型電極１６．Ｌの５Ｉ
ＮＷＡ１８には、コンタクトホールを開口する。そして
ＳＩＮ膜１膜上８上例えば厚さ３５００ＡのＡｕと厚さ
５００人のＴｉとの２層の配線層２０を配線し、隣り合
う２個のフォトダイオードのｐ型電極１４とｎ型電［！
１６とを接続する（第３図（ｄ）参照）。

このようにして、半絶縁性ＩｎＰ基板２上に、高抵抗の
ｌ型ＩｎＡｌＡｓ層４を介して、ＩｎＧａＡｓ系の２個
のフォトダイオードを直列に接続したモノリシックデュ
アルフォトダイオードを形成する。

このように、本実施例による半導体装置の製造方法によ
れば、半絶縁性ＩｎＰ基板２上に、厚さ０．５μｍの高
抵抗のｌ型ＩｎＡｌＡｓ層４を格子整合して成長させた
後は、従来とほぼ同じ工程によってフォトダイオードを
形成することができる。従って、特別に複雑な技術を用
いることなく、素子分離領域におけるリーク電流を低減
する上記第１の実施例による半導体装置を製造すること
ができる。

次に、第２図に示す半導体装置の製造方法を、第４図を
用いて説明する。

半絶縁性ＩｎＰ基板３２のフォトダイオードを形成する
素子領域に凹形の溝を形成する。そしてこの凹形の溝を
有する半絶縁性ＩｎＰ基板３２上に、厚さ０．５μｍの
高抵抗のｉ型ＩｎＡｌＡｓ層３４を格子整合して成長さ
せる。そしてこの清に隣接するＨＥＭＴを形成する素子
領域の１型ＩｎＡｌＡｓ層３４上に、シリコン酸化膜６
２を形成する（第４図（ａ）参照）。

次いで、このシリコン酸化膜６２およびｌ型ＩｎＡｌＡ
ｓ層３４上に、厚さ０５μｍのｎ＋型ＩｎＰ層３６、厚
さ１．５μｍのｉ型Ｉ　ｎＧａＡｓ層３８、および厚さ
０．５μｍのｉ型ＩｎＰ層４０を順に積層する（第４図
（ｂ）参照）。

次いで、１型ＩｎＰ層４０の所定の場所に、例えば亜鉛
Ｚｎを選択的に拡散してｐ＋型領領域４２形成するが、
このｐ＋型領領域４２１型ＩｎＧａＡｓ層３８にまで達
するようにする。続いて、メサエッチングを行ない、ｉ
型Ｉ　ｎＧａＡｓ層３８およびｌ型ＩｎＰ層４０を選択
的に除去し、溝内の素子領域の一部、溝外の素子領域お
よび素子分離領域のｎ＋型ＩｎＰ層３６を露出させる。

さらに溝外の素子領域および素子分離領域のｎ＋型Ｉｎ
Ｐ層３６を選択的にエツチング除去して、ｉ型ＩｎＡｌ
Ａｓ層３４およびシリコン酸化ＷＡ６２を露出させる。

こうしてｎ＋型ＩｎＰ層３６、ｌ型Ｉ　ｎＧａＡｓ層３
８、およびＰ型頭域４２から構成されるＩ　ｎＧａＡｓ
ＧａＡｓ系ルミｎフォトダイオードる。

続いて、シリコン酸化膜６２を除去した後、その跡のｌ
型ＩｎＡｌＡｓ層３４上に、厚さ１０００Ａのｌ型Ｉｎ
ＧａＡｓ層、厚さ４００へのｎ＋型ＩｎＡｌＡｓ層、お
よび厚さ２００人のｌ型ＩｎＡｌＡｓ層からなるＨＥＭ
Ｔ動作層４８を形成し、さらにこのＨＦ、ＭＴ動作層４
８上に厚さ２００人のｎ＋型１　ｎＧａＡｓコンタクト
層５０を形成する（第３図（ｃ）参照）次いで、ｐ＋領域４２上に、例えばＡ　ｕ　／　Ｚ　ｎ
／　Ａ　ｕからなるｐ型電極４４を形成し、露出してい
るｎ＋型ＩｎＰ層３６上に、例えばＡ　ｕ　／　Ａ　ｕ
Ｇｅからなるｎ型電極４６を形成する。他方、ｎ十型１
　ｎＧａＡｓコンタクト層５０上にはＡｕ／ＡｕＧｅか
らなるソース電極５２およびドレイン電［！５４が形成
され、またこれらソース電極５２およびドレイン電極５
４に挟まれたチャンネル領域においては、ｎ＋型ＩｎＧ
ａＡｓコンタクト層５０を除去し、露出しなＨＥＭＴ動
作層４８上にＡｌからなるゲート電極５６を形成してい
る。

こうしてＩ　ｎＧａＡｓ系のＨＥＭＴを形成する。

そして最初に半絶縁性ＩｎＰ基板３２上に形成した溝に
よって、溝内に形成されたフォトダイオードとこのフォ
トダイオードに隣接して溝外に形成されたＨＥＭＴとを
、それらの高さが一致するように形成することができる
。

続いて、プラズマＣＶＤ　（化学的気相堆積）法を用い
て、全面に５ｉＮ５８を堆積させ、フォトダイオード、
ＨＦ、ＭＴ、およびフォトダイオードとＨＢＭＴとの間
の素子分離領域を厚さ２０００人のＳｉＮ膜１８によっ
て覆う、これにより、素子分離領域においては、半絶縁
性ＩｎＰ基板３２上に形成されている高抵抗のｌ型１ｎ
ＡＩＡｓ層３４上に５ＬＮＩＩ５８が形成され、半絶縁
性ＩｎＰ基板３２と５ｉＮＩＩ［５８との間に高抵抗の
ｌ型ＩｎＡｌＡｓ層３４が挿入されている構造となる。

続いて、ｐ型電極４４上およびｎ型電極４６上のＳ　ｉ
　Ｎｌｌｌ５８には、コンタクトホールを開口する。そ
して５ｉＮＷＡ５８上に、フォトダイオードのＰ型′ｒ
４極１４およびｎ型電極１６とそれぞれ接続する例えば
Ａ　ｕ　／　Ｔ　ｉからなる配線層６０を配線する（第
３図（’ｄ）参照）。

このようにして、半絶縁性ＩｎＰ基板２上に、高抵抗の
ｌ型１ｎＡＩＡｓ層４を介して、ＩｎＧａＡｓ系のフォ
トダイオードとＨＥＭＴとが隣接した光電子集積回路を
形成する。

本発明は、上記実施例に限らず、種々の変形が可能であ
る。

例えば上記実施例においては、素子分離領域において、
半絶縁性ＩｎＰ基板とＳｉＮ膜との間に高抵抗のｌ型Ｉ
ｎＡｌＡｓ層が挿入されている構造となっているが、こ
のｌ型ＩｎＡｌＡｓ層の替わりに、Ｓ　ｉ　Ｎ１１ｌと
の界面に誘起される電荷が小さい半導体層として、高抵
抗のＧａＡｓであってもよい、あるいはまた、高抵抗の
Ｉ　ｎＧａＡｓであってもよい。

また、ｉ型ＩｎＡｌＡｓ層上に形成されたＳｔＮＭの替
わりに、Ｓ　ｉ　Ｏ＠や３１ＯＮ膜であってもよい。

［発明の効果］以上のように本発明によれば、半絶縁性ＩｎＰ基板上に
形成された半導体素子間の素子分離領域において、半絶
縁性ＩｎＰ基板表面と誘電膜との間に、誘電膜との界面
誘起電荷が小さい半導体層を挿入することにより、この
素子分離領域に発生するリーク電流を低減することがで
きる。

これによって、半絶縁性ＩｎＰ基板上に形成された素子
間の絶縁性を高め、安定動作、低雑音動作などの性能を
向上させることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例における半導体装１を示
す断面図、第２図は本発明の第２の実施例における半導体装置を示
す断面図、第３図は第１図に示す半導体装置の製造方法を示す工程
図、第４図は第２図に示す半導体装置の製造方法を示す工程
図、第５図は従来の半導体装置を示す断面図である。５６・・・・・・ゲート電極、６２・・・・・・シリコン酸化膜図において、２．３２．７２−−・−・Ｉ　ｎＰ基板、４　、３４　
・−＝−１型ＩｎＡｌＡｓ層、６．３６，７６・・・・
・・ｎ＋型ＩｎＰ層、８．３８．７８・−・・−・ｉ型
Ｉ　ｎＧａＡｓ層、１０．４０．８０・−−−−−ｉ型
ＩｎＰ層、１２．４２．８２・・・・・・ｐ＋型領領域
１４．４４．８４・・・・・・ｐ型電極、１６．４６．
８６・・・・・・ｎ型電極、１８．５８．８８・・・・
・・ＳＩＮ膜、２０．６０．９０・・・・・・配線金属
層、４８・・・・・・ＨＥＭＴ動作層、５０・・・・・・ｎ＋型Ｉ　ｎＧａＡｓコンタクト層、
５２・・・・・・ソース電極、５４・・・・・・ドレイン電極、

Claims

【特許請求の範囲】

ＩｎＰ基板上に形成された複数の素子領域を互いに電気
的に絶縁する素子分離領域は、前記ＩｎＰ基板と、該Ｉ
ｎＰ基板上に形成された誘電膜によつて構成されている
半導体装置において、前記ＩｎＰ基板と前記誘電膜との
間に、前記誘電膜との界面に誘起される電荷が小さい半
導体層が設けられていることを特徴とする半導体装置。