JP2674657B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】 ［概要］ 半導体装置およびその製造方法に係り、特に半絶縁性
InP基板上に集積化された化合物半導体装置およびその
製造方法に関し、 半絶縁性InP基板上に形成された素子間の絶縁性を高
め、安定動作、低雑音動作を行なう半導体装置およびそ
の製造方法を提供することを目的とし、 InP基板上に形成された複数の素子領域を互いに電気
的に絶縁する素子分離領域は、前記InP基板と、該InP基
板上に形成された誘電膜によって構成されている半導体
装置において、前記InP基板と前記誘電膜との間に、前
記誘電膜との界面に誘起される電荷が小さい半導体層が
設けられているように構成する。
InP基板上に集積化された化合物半導体装置およびその
製造方法に関し、 半絶縁性InP基板上に形成された素子間の絶縁性を高
め、安定動作、低雑音動作を行なう半導体装置およびそ
の製造方法を提供することを目的とし、 InP基板上に形成された複数の素子領域を互いに電気
的に絶縁する素子分離領域は、前記InP基板と、該InP基
板上に形成された誘電膜によって構成されている半導体
装置において、前記InP基板と前記誘電膜との間に、前
記誘電膜との界面に誘起される電荷が小さい半導体層が
設けられているように構成する。
［産業上の利用分野］ 本発明は、半導体装置に係り、特に半絶縁性InP基板
上に集積化された化合物半導体装置に関する。
上に集積化された化合物半導体装置に関する。
InGaAs中を走行する電子の速度は、GaAs中を走行する
電子の速度よりも数倍大きいので、超高速性および低雑
音性において、InGaAs系電子デバイスは、GaAs系電子デ
バイスよりも優れている。また、InGaAsは、長波長帯
（1.3〜1.5μｍ）光通信用半導体デバイスの光吸収層と
しても優れている。このため、近年、InP基板上にモノ
リシック集積化したInGaAs系光電子集積回路（OEIC）の
研究開発が進められている。
電子の速度よりも数倍大きいので、超高速性および低雑
音性において、InGaAs系電子デバイスは、GaAs系電子デ
バイスよりも優れている。また、InGaAsは、長波長帯
（1.3〜1.5μｍ）光通信用半導体デバイスの光吸収層と
しても優れている。このため、近年、InP基板上にモノ
リシック集積化したInGaAs系光電子集積回路（OEIC）の
研究開発が進められている。
ところで、既に実用段階にあるGaAs系集積回路に比
べ、InGaAs系集積回路の製作技術は未成熟であり、解決
しなければならない点も多い。そしてその一つが、素子
間の電気的絶縁技術である。GaAsの表面およびGaAsと例
えば酸化シリコン（SiO）膜や窒化シリコン（SiN）膜な
どの誘電膜との界面を流れる電流が非常に小さいのに比
べ、InPの表面およびInPと誘電膜との界面を流れる電流
は比較的大きく、良好な素子間絶縁が妨げられている。
べ、InGaAs系集積回路の製作技術は未成熟であり、解決
しなければならない点も多い。そしてその一つが、素子
間の電気的絶縁技術である。GaAsの表面およびGaAsと例
えば酸化シリコン（SiO）膜や窒化シリコン（SiN）膜な
どの誘電膜との界面を流れる電流が非常に小さいのに比
べ、InPの表面およびInPと誘電膜との界面を流れる電流
は比較的大きく、良好な素子間絶縁が妨げられている。
［従来の技術］ 従来の半導体装置を第５図を用いて説明する。
第５図において、半絶縁性InP基板72の素子領域Ｆに
は、n+型InP層76、ｉ型InGaAs層78、およびｉ型InP層80
が順に積層されている。さらにｉ型InP層80には、例え
ば亜鉛Znが選択的に拡散されたp+型領域82が形成されて
いて、このp+型領域82はｉ型InGaAs層80にまで達してい
る。そしてこうしたn+型InP層76、ｉ型InGaAs層78、お
よびp+型領域82によって、InGaAs型pinフォトダイオー
ド（PD）が構成されている。
は、n+型InP層76、ｉ型InGaAs層78、およびｉ型InP層80
が順に積層されている。さらにｉ型InP層80には、例え
ば亜鉛Znが選択的に拡散されたp+型領域82が形成されて
いて、このp+型領域82はｉ型InGaAs層80にまで達してい
る。そしてこうしたn+型InP層76、ｉ型InGaAs層78、お
よびp+型領域82によって、InGaAs型pinフォトダイオー
ド（PD）が構成されている。
また、p+領域82上にはｐ型電極84が形成され、n+型In
P層76上にはｎ型電極86が形成されている。そしてこれ
らのｐ型電極84上およびｎ型電極86上を除き、フォトダ
イオードの表面全体が表面保護膜としてのSiN膜88によ
って覆われている。
P層76上にはｎ型電極86が形成されている。そしてこれ
らのｐ型電極84上およびｎ型電極86上を除き、フォトダ
イオードの表面全体が表面保護膜としてのSiN膜88によ
って覆われている。
また、このように形成されているフォトダイオードと
フォトダイオードとの間の素子分離領域Ｇにおいては、
フォトダイオードの表面を覆っている表面保護膜として
のSiN膜88と同一のSiN膜88が誘導膜として半絶縁性InP
基板72上に形成されている。
フォトダイオードとの間の素子分離領域Ｇにおいては、
フォトダイオードの表面を覆っている表面保護膜として
のSiN膜88と同一のSiN膜88が誘導膜として半絶縁性InP
基板72上に形成されている。
そして、SiN膜88上には、隣り合う２個のフォトダイ
オードのｐ型電極84とｎ型電極86とを接続している配線
層90が配線されている。
オードのｐ型電極84とｎ型電極86とを接続している配線
層90が配線されている。
このようにして、半絶縁性InP基板72上に、InGaAs系
の２個のフォトダイオードを直列に接続したモノリシッ
クデュアルフォトダイオードが形成されている。
の２個のフォトダイオードを直列に接続したモノリシッ
クデュアルフォトダイオードが形成されている。
［発明が解決しようとする課題］ しかしながら、上記従来の半導体装置においては、隣
り合うフォトダイオード間の絶縁が半絶縁性InP基板72
上に形成されたSiN膜88によってなされているため、半
絶縁性InP基板72とSiN膜88との界面に電荷が誘起され、
この誘起された電荷が隣り合うn+型InP層間にリーク電
流I3を発生させ、光電子集積回路の安定動作、低雑音動
作に悪影響を与えるという問題があった。
り合うフォトダイオード間の絶縁が半絶縁性InP基板72
上に形成されたSiN膜88によってなされているため、半
絶縁性InP基板72とSiN膜88との界面に電荷が誘起され、
この誘起された電荷が隣り合うn+型InP層間にリーク電
流I3を発生させ、光電子集積回路の安定動作、低雑音動
作に悪影響を与えるという問題があった。
そこで本発明は、半絶縁性InP基板上に形成された素
子間の絶縁性を高め、安定動作、低雑音動作を行なう半
導体装置を提供することを目的とするものである。
子間の絶縁性を高め、安定動作、低雑音動作を行なう半
導体装置を提供することを目的とするものである。
［課題を解決するための手段］ 上記課題は、InP基板上に形成された複数の素子領域
を互いに電気的に絶縁する素子分離領域は、前記InP基
板と、該InP基板上に形成された誘電膜によって構成さ
れている半導体装置において、前記InP基板と前記誘電
膜との間に、前記誘電膜との界面に誘起される電荷が小
さい半導体層が設けられていることを特等とする半導体
装置によって達成される。
を互いに電気的に絶縁する素子分離領域は、前記InP基
板と、該InP基板上に形成された誘電膜によって構成さ
れている半導体装置において、前記InP基板と前記誘電
膜との間に、前記誘電膜との界面に誘起される電荷が小
さい半導体層が設けられていることを特等とする半導体
装置によって達成される。
［作 用］ すなわち本発明は、半絶縁性InP基板上に形成された
半導体素子間の素子分離領域において、半絶縁性InP基
板表面と誘電膜との間に、界面誘起電荷の小さい半導体
層を挿入することにより、この素子分離領域に発生する
リーク電流を低減する。
半導体素子間の素子分離領域において、半絶縁性InP基
板表面と誘電膜との間に、界面誘起電荷の小さい半導体
層を挿入することにより、この素子分離領域に発生する
リーク電流を低減する。
［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説
明する。
明する。
第１図は本発明の第１の実施例による半導体装置の断
面を示す断面図である。
面を示す断面図である。
半絶縁性InP基板２上に、厚さ0.5μｍの高抵抗のｉ型
InAlAs層４が形成されている。そしてこの半導体装置の
素子領域Ａのｉ型InAlAs層４上には、厚さ0.5μｍのn+
型InP層６、厚さ1.5μｍのｉ型InGaAs層８、および厚さ
0.5μｍのｉ型InP層10が順に積層されている。さらにｉ
型InP層10には、例えば亜鉛Znが選択的に拡散されたp+
型領域12が形成されていて、このp+型領域12はｉ型InGa
As層８にまで達している。そしてこうしたn+型InP層
６、ｉ型InGaAs層８、およびp+型領域12によって、InGa
As系pinフォトダイオードが構成されている。
InAlAs層４が形成されている。そしてこの半導体装置の
素子領域Ａのｉ型InAlAs層４上には、厚さ0.5μｍのn+
型InP層６、厚さ1.5μｍのｉ型InGaAs層８、および厚さ
0.5μｍのｉ型InP層10が順に積層されている。さらにｉ
型InP層10には、例えば亜鉛Znが選択的に拡散されたp+
型領域12が形成されていて、このp+型領域12はｉ型InGa
As層８にまで達している。そしてこうしたn+型InP層
６、ｉ型InGaAs層８、およびp+型領域12によって、InGa
As系pinフォトダイオードが構成されている。
また、p+領域12上には、例えば厚さ1500ÅのAuと厚さ
300ÅのZnと厚さ100ÅのAuとの３層のｐ型電極14が形成
され、n+型InP層６上には、例えば厚さ2700ÅのAuと厚
さ300ÅのAuGeとの２層のｎ型電極16が形成されてい
る。そしてこれらのｐ型電極14上およびｎ型電極16上を
除き、フォトダイオードの表面全体が表面保護膜として
の厚さ2000ÅのSiN膜18によって覆われている。
300ÅのZnと厚さ100ÅのAuとの３層のｐ型電極14が形成
され、n+型InP層６上には、例えば厚さ2700ÅのAuと厚
さ300ÅのAuGeとの２層のｎ型電極16が形成されてい
る。そしてこれらのｐ型電極14上およびｎ型電極16上を
除き、フォトダイオードの表面全体が表面保護膜として
の厚さ2000ÅのSiN膜18によって覆われている。
また、このように形成されているフォトダイオードと
フォトダイオードとの間の素子分離領域においては、半
絶縁性InP基板２上に形成されている高抵抗のｉ型InAlA
s層４上に、フォトダイオードの表面を覆っている表面
保護膜としてのSiN膜18と同一の厚さ2000ÅのSiN膜18が
形成されている。すなわち半絶縁性InP基板２とSiN膜18
との間に高抵抗のｉ型InAlAs層４が挿入されている構造
となっている。そしてSiN膜18上には、例えば厚さ3500
ÅのAuと厚さ500ÅのTiとの２層の配線層20が配線され
ている。この配線層20は、隣り合う２個のフォトダイオ
ードのｐ型電極14とｎ型電極16とを接続している。
フォトダイオードとの間の素子分離領域においては、半
絶縁性InP基板２上に形成されている高抵抗のｉ型InAlA
s層４上に、フォトダイオードの表面を覆っている表面
保護膜としてのSiN膜18と同一の厚さ2000ÅのSiN膜18が
形成されている。すなわち半絶縁性InP基板２とSiN膜18
との間に高抵抗のｉ型InAlAs層４が挿入されている構造
となっている。そしてSiN膜18上には、例えば厚さ3500
ÅのAuと厚さ500ÅのTiとの２層の配線層20が配線され
ている。この配線層20は、隣り合う２個のフォトダイオ
ードのｐ型電極14とｎ型電極16とを接続している。
このようにして、半絶縁性InP基板２上に、高抵抗の
ｉ型InAlAs層４を介して、InGaAs系の２個のフォトダイ
オードを直列に接続したモノリシックデュアルフォトダ
イオードが形成されている。そしてこのデュアルフォト
ダイオードは、コヒーレント光通信用のデュアルバラン
ス型光受信器に用いられる。
ｉ型InAlAs層４を介して、InGaAs系の２個のフォトダイ
オードを直列に接続したモノリシックデュアルフォトダ
イオードが形成されている。そしてこのデュアルフォト
ダイオードは、コヒーレント光通信用のデュアルバラン
ス型光受信器に用いられる。
次に、第１の実施例の素子分離領域におけるリーク電
流について述べる。
流について述べる。
半絶縁性InP基板２と高抵抗のｉ型InAlAs層４との境
界面を流れるリーク電流をI1とし、ｉ型InAlAs層４とSi
N膜18との界面を流れるリーク電流をI2とすると、素子
分離領域において流れるリーク電流は、（I1＋I2）とな
る。
界面を流れるリーク電流をI1とし、ｉ型InAlAs層４とSi
N膜18との界面を流れるリーク電流をI2とすると、素子
分離領域において流れるリーク電流は、（I1＋I2）とな
る。
このとき、ｉ型InAlAs層４とSiN膜18との界面に誘起
される電荷が極めて小さいため、この界面を流れるリー
ク電流I2は、第５図に示される従来例における半絶縁性
InP基板72とSiN膜88との界面に流れるリーク電流I3に比
べてはるかに小さくなる。従って、素子分離領域におけ
るリーク電流（I1＋I2）は、従来例におけるリーク電流
３よりも小さくなる。
される電荷が極めて小さいため、この界面を流れるリー
ク電流I2は、第５図に示される従来例における半絶縁性
InP基板72とSiN膜88との界面に流れるリーク電流I3に比
べてはるかに小さくなる。従って、素子分離領域におけ
るリーク電流（I1＋I2）は、従来例におけるリーク電流
３よりも小さくなる。
本発明者の実験によれば、第１の実施例による半導体
装置の素子分離領域におけるリーク電流（I1＋I2）は、
従来例におけるリーク電流I3により１桁以上も低減され
た。また、第１図に示されるように、素子分離領域のSi
N膜18上に配線層20が配線されている場合、SiN膜18下に
誘起される電荷が増加することが考えられるが、この配
線層20の存在によってリーク電流（I1＋I2）が増加する
ことはなかった。
装置の素子分離領域におけるリーク電流（I1＋I2）は、
従来例におけるリーク電流I3により１桁以上も低減され
た。また、第１図に示されるように、素子分離領域のSi
N膜18上に配線層20が配線されている場合、SiN膜18下に
誘起される電荷が増加することが考えられるが、この配
線層20の存在によってリーク電流（I1＋I2）が増加する
ことはなかった。
次に、本発明による第２の実施例を説明する。
第２図は本発明の第２の実施例による半導体装置の断
面を示す断面図である。
面を示す断面図である。
表面の一部に凹形の溝を有する半絶縁性InP基板32上
に、厚さ0.5μｍの高抵抗のｉ型InAlAs層34が形成され
ている。なおこの溝は、溝内に形成されているフォトダ
イオードとこのフォトダイオードに隣接して溝外に形成
されている高電子移動度トランジスタ（HEMT;High Elec
torn Mobility Transistor）との高さを一致させるため
のものである。
に、厚さ0.5μｍの高抵抗のｉ型InAlAs層34が形成され
ている。なおこの溝は、溝内に形成されているフォトダ
イオードとこのフォトダイオードに隣接して溝外に形成
されている高電子移動度トランジスタ（HEMT;High Elec
torn Mobility Transistor）との高さを一致させるため
のものである。
すなわちこの溝内の素子領域Ｃのｉ型InAlAs層34上に
は、InGaAs系pinフォトダイオードが形成されている。
そしてこのフォトダイオードは、第１の実施例と同様に
して、ｉ型InAlAs層34上に順に積層された厚さ0.5μｍ
のn+型InP層36、厚さ1.5μｍのｉ型InGaAs層38、厚さ0.
5μｍのｉ型InP層40、およびｉ型InP層40に例えば亜鉛Z
nが選択的に拡散されてｉ型InGaAs層38にまで達するよ
うに形成されているp+型領域42によって構成されてい
る。
は、InGaAs系pinフォトダイオードが形成されている。
そしてこのフォトダイオードは、第１の実施例と同様に
して、ｉ型InAlAs層34上に順に積層された厚さ0.5μｍ
のn+型InP層36、厚さ1.5μｍのｉ型InGaAs層38、厚さ0.
5μｍのｉ型InP層40、およびｉ型InP層40に例えば亜鉛Z
nが選択的に拡散されてｉ型InGaAs層38にまで達するよ
うに形成されているp+型領域42によって構成されてい
る。
そしてp+領域42上には、例えばAu/Zn/Auからなるｐ型
電極44が形成され、n+型InP層36上には、例えばAu/AuGe
からなるｎ型電極46が形成されている。
電極44が形成され、n+型InP層36上には、例えばAu/AuGe
からなるｎ型電極46が形成されている。
また、このフォトダイオードと隣り合う溝外の素子領
域Ｄのｉ型InAlAs層34上には、HEMTが形成されている。
このHEMTは、ｉ型InAlAs層34上に順に積層された厚さ10
00Åのｉ型InGaAs層、厚さ400Åのn+型InAlAs層、およ
び厚さ200Åのｉ型InAlAs層からなるHEMT動作層48と、
このHEMT動作層48上に厚さ200Åのn+型InGaAsコンタク
ト層50を介して形成されたAu/AuGeからなるソース電極5
2およびドレイン電極54と、これらソース電極52および
ドレイン電極54に挟まれたHEMT動作層48上に形成された
Alからなるゲート電極56とを有している。
域Ｄのｉ型InAlAs層34上には、HEMTが形成されている。
このHEMTは、ｉ型InAlAs層34上に順に積層された厚さ10
00Åのｉ型InGaAs層、厚さ400Åのn+型InAlAs層、およ
び厚さ200Åのｉ型InAlAs層からなるHEMT動作層48と、
このHEMT動作層48上に厚さ200Åのn+型InGaAsコンタク
ト層50を介して形成されたAu/AuGeからなるソース電極5
2およびドレイン電極54と、これらソース電極52および
ドレイン電極54に挟まれたHEMT動作層48上に形成された
Alからなるゲート電極56とを有している。
そしてフォトダイオードのｐ型電極44上およびｎ型電
極46上と、HEMTのソース電極52、ドレイン電極54および
ソース電極56とを除き、フォトダイオードおよびHEMTの
表面全体が表面保護膜としての厚さ2000ÅのSi膜58によ
って覆われている。
極46上と、HEMTのソース電極52、ドレイン電極54および
ソース電極56とを除き、フォトダイオードおよびHEMTの
表面全体が表面保護膜としての厚さ2000ÅのSi膜58によ
って覆われている。
また、このように形成されているフォトダイオードと
HEMTとの間の素子分離領域Ｅにおいては、半絶縁性InP
基板32上に形成されている高抵抗のｉ型InAlAs層34上
に、フォトダイオードおよびHEMTの表面を覆っている表
面保護膜としてのSiN膜58と同一の厚さ2000ÅのSiN膜58
が形成されている。すなわち半絶縁性InP基板32とSiN膜
48との間に高抵抗のｉ型InAlAs層34が挿入されている構
造となっている。そしてSiN膜48上には、例えば厚さ350
0ÅのAuと厚さ500ÅのTiとの２層の配線層60が配線され
ている。
HEMTとの間の素子分離領域Ｅにおいては、半絶縁性InP
基板32上に形成されている高抵抗のｉ型InAlAs層34上
に、フォトダイオードおよびHEMTの表面を覆っている表
面保護膜としてのSiN膜58と同一の厚さ2000ÅのSiN膜58
が形成されている。すなわち半絶縁性InP基板32とSiN膜
48との間に高抵抗のｉ型InAlAs層34が挿入されている構
造となっている。そしてSiN膜48上には、例えば厚さ350
0ÅのAuと厚さ500ÅのTiとの２層の配線層60が配線され
ている。
このようにして、半絶縁性InP基板32上に、高抵抗の
ｉ型InAlAs層34を介して、InGaAs系のフォトダイオード
とInGaAs系のHEMTとが形成されている。
ｉ型InAlAs層34を介して、InGaAs系のフォトダイオード
とInGaAs系のHEMTとが形成されている。
次に、第２の実施例の素子分離領域におけるリーク電
流について述べる。
流について述べる。
上記第１の実施例と同様にして、半絶縁性InP基板32
と高抵抗のｉ型InAlAs層34との境界面を流れるリーク電
流とｉ型InAlAs層34とSiN膜48との界面を流れるリーク
電流との和である素子分離領域Ｅにおけるリーク電流
は、従来例における半絶縁性InP基板72とSiN膜88との界
面に流れるリーク電流に比べてはるかに小さくなる。
と高抵抗のｉ型InAlAs層34との境界面を流れるリーク電
流とｉ型InAlAs層34とSiN膜48との界面を流れるリーク
電流との和である素子分離領域Ｅにおけるリーク電流
は、従来例における半絶縁性InP基板72とSiN膜88との界
面に流れるリーク電流に比べてはるかに小さくなる。
なお、この第２の実施例においては、半絶縁性InP基
板32とHEMT動作層48との間に設けられたｉ型InAlAs層34
は、このHEMTにおけるバッファ層の役割も果たしてい
る。
板32とHEMT動作層48との間に設けられたｉ型InAlAs層34
は、このHEMTにおけるバッファ層の役割も果たしてい
る。
次に、第１図に示す半導体装置の製造方法を、第３図
を用いて説明する。
を用いて説明する。
半絶縁性InP基板２上に、厚さ0.5μｍの高抵抗のｉ型
InAlAs層４を格子整合して成長させる。続いて、このｉ
型InAlAs層４上に、厚さ0.5μｍのn+型InP層６、厚さ1.
5μｍのｉ型InGaAs層８、および厚さ0.5μｍのｉ型InP
層10を順に積層する（第３図（ａ）参照）。
InAlAs層４を格子整合して成長させる。続いて、このｉ
型InAlAs層４上に、厚さ0.5μｍのn+型InP層６、厚さ1.
5μｍのｉ型InGaAs層８、および厚さ0.5μｍのｉ型InP
層10を順に積層する（第３図（ａ）参照）。
次いで、ｉ型InP層10の所定の場所に、例えば亜鉛Zn
を選択的に拡散してp+型領域12を形成するが、このp+型
領域12はｉ型InGaAs層８にまで達するようにする（第３
図（ｂ）参照）。
を選択的に拡散してp+型領域12を形成するが、このp+型
領域12はｉ型InGaAs層８にまで達するようにする（第３
図（ｂ）参照）。
次いで、メサエッチングを行ない、ｉ型InGaAs層８お
よびｉ型InP層10を選択的に除去し、素子領域の一部お
よび素子分離領域のn+型InP層を露出させる。さらに素
子分離領域のn+型InP層６を選択的にエッチング除去し
て、ｉ型InAlAs層４を露出させる。こうしてn+型InP層
６、ｉ型InGaAs層８、およびp+型領域12から構成される
InGaAs系pinフォトダイオードを形成する（第３図
（ｃ）参照）。
よびｉ型InP層10を選択的に除去し、素子領域の一部お
よび素子分離領域のn+型InP層を露出させる。さらに素
子分離領域のn+型InP層６を選択的にエッチング除去し
て、ｉ型InAlAs層４を露出させる。こうしてn+型InP層
６、ｉ型InGaAs層８、およびp+型領域12から構成される
InGaAs系pinフォトダイオードを形成する（第３図
（ｃ）参照）。
次いで、p+領域12上に、例えば厚さ1500ÅのAuと厚さ
300ÅのZnと厚さ100ÅのAuとの３層のｐ型電極14を形成
し、露出しているn+型InP層６上に、例えば厚さ2700Å
のAuと厚さ300ÅのAuGeとの２層のｎ型電極16を形成す
る。
300ÅのZnと厚さ100ÅのAuとの３層のｐ型電極14を形成
し、露出しているn+型InP層６上に、例えば厚さ2700Å
のAuと厚さ300ÅのAuGeとの２層のｎ型電極16を形成す
る。
続いて、プラズマCVD（化学的気相堆積）法を用い
て、全面にSiN18を堆積させ、フォトダイオードの表面
およびフォトダイオード間の素子分離領域を厚さ2000Å
のSiN膜18によって覆う。これにより、素子分離領域に
おいては、半絶縁性InP基板２上に形成されている高抵
抗のｉ型InAlAs層４上にSiN膜18が形成され、半絶縁性I
nP基板２とSiN膜18との間に高抵抗のｉ型InAlAs層４が
挿入されている構造となる。
て、全面にSiN18を堆積させ、フォトダイオードの表面
およびフォトダイオード間の素子分離領域を厚さ2000Å
のSiN膜18によって覆う。これにより、素子分離領域に
おいては、半絶縁性InP基板２上に形成されている高抵
抗のｉ型InAlAs層４上にSiN膜18が形成され、半絶縁性I
nP基板２とSiN膜18との間に高抵抗のｉ型InAlAs層４が
挿入されている構造となる。
続いて、ｐ型電極14上およびｎ型電極16上のSiN膜18
には、コンタクトホールを開口する。そしてSiN膜18上
に、例えば厚さ3500ÅのAuと厚さ500ÅのTiとの２層の
配線層20を配線し、隣り合う２個のフォトダイオードの
ｐ型電極14とｎ型電極16とを接続する（第３図（ｄ）参
照）。
には、コンタクトホールを開口する。そしてSiN膜18上
に、例えば厚さ3500ÅのAuと厚さ500ÅのTiとの２層の
配線層20を配線し、隣り合う２個のフォトダイオードの
ｐ型電極14とｎ型電極16とを接続する（第３図（ｄ）参
照）。
このようにして、半絶縁性InP基板２上に、高抵抗の
ｉ型InAlAs層４を介して、InGaAs系の２個のフォトダイ
オードを直列に接続したモノリシックデュアルフォトダ
イオードを形成する。
ｉ型InAlAs層４を介して、InGaAs系の２個のフォトダイ
オードを直列に接続したモノリシックデュアルフォトダ
イオードを形成する。
このように、本実施例による半導体装置の製造方法に
よれば、半絶縁性InP基板２上に、厚さ0.5μｍの高抵抗
のｉ型InAlAs層４を格子整合して成長させた後は、従来
とほぼ同じ工程によってフォトダイオードを形成するこ
とができる。従って、特別に複雑な技術を用いることな
く、素子分離領域におけるリーク電流を低減する上記第
１の実施例による半導体装置を製造することができる。
よれば、半絶縁性InP基板２上に、厚さ0.5μｍの高抵抗
のｉ型InAlAs層４を格子整合して成長させた後は、従来
とほぼ同じ工程によってフォトダイオードを形成するこ
とができる。従って、特別に複雑な技術を用いることな
く、素子分離領域におけるリーク電流を低減する上記第
１の実施例による半導体装置を製造することができる。
次に、第２図に示す半導体装置の製造方法を、第４図
を用いて説明する。
を用いて説明する。
半絶縁性InP基板32のフォトダイオードを形成する素
子領域に凹形の溝を形成する。そしてこの凹形の溝を有
する半絶縁性InP基板32上に、厚さ0.5μｍの高抵抗のｉ
型InAlAs層34を格子整合して成長させる。そしてこの溝
に隣接するHEMTを形成する素子領域のｉ型InAlAs層34上
に、シリコン酸化膜62を形成する。（第４図（ａ）参
照）。
子領域に凹形の溝を形成する。そしてこの凹形の溝を有
する半絶縁性InP基板32上に、厚さ0.5μｍの高抵抗のｉ
型InAlAs層34を格子整合して成長させる。そしてこの溝
に隣接するHEMTを形成する素子領域のｉ型InAlAs層34上
に、シリコン酸化膜62を形成する。（第４図（ａ）参
照）。
次いで、このシリコン酸化膜62およびｉ型InAlAs層34
上に、厚さ05μｍのn+型InP層36、厚さ1.5μｍのｉ型In
GaAs層38、および厚さ0.5μｍのｉ型InP層40を順に積層
する（第４図（ｂ）参照）。
上に、厚さ05μｍのn+型InP層36、厚さ1.5μｍのｉ型In
GaAs層38、および厚さ0.5μｍのｉ型InP層40を順に積層
する（第４図（ｂ）参照）。
次いで、ｉ型InP層40の所定の場所に、例えば亜鉛Zn
を選択的に拡散してp+型領域42を形成するが、このp+型
領域42はｉ型InGaAs層38にまで達するようにする。続い
て、メサエッチングを行ない、ｉ型InGaAs層38およびｉ
型InP層40を選択的に除去し、溝内の素子領域の一部、
溝外の素子領域および素子分離領域のn+型InP層36を露
出させる。さらに溝外の素子領域および素子分離領域の
n+型InP層36を選択的にエッチング除去して、ｉ型InAlA
s層34およびシリコン酸化膜62を露出させる。こうしてn
+型InP層36、ｉ型InGaAs層38、およびｐ型領域42から構
成されるInGaAs系pinフォトダイオードを形成する。
を選択的に拡散してp+型領域42を形成するが、このp+型
領域42はｉ型InGaAs層38にまで達するようにする。続い
て、メサエッチングを行ない、ｉ型InGaAs層38およびｉ
型InP層40を選択的に除去し、溝内の素子領域の一部、
溝外の素子領域および素子分離領域のn+型InP層36を露
出させる。さらに溝外の素子領域および素子分離領域の
n+型InP層36を選択的にエッチング除去して、ｉ型InAlA
s層34およびシリコン酸化膜62を露出させる。こうしてn
+型InP層36、ｉ型InGaAs層38、およびｐ型領域42から構
成されるInGaAs系pinフォトダイオードを形成する。
続いて、シリコン酸化膜62を除去した後、その跡のｉ
型InAlAs層34上に、厚さ1000Åのｉ型InGaAs層、厚さ40
0Åのn+型InAlAs層、および厚さ200Åのｉ型InAlAs層か
らなるHEMT動作層48を形成し、さらにこのHEMT動作層48
上に厚さ200Åのｎ＋型InGaAsコンタクト層50を形成す
る（第３図（ｃ）参照） 次いで、p+領域42上に、例えばAu/Zn/Auからなるｐ型
電極44を形成し、露出しているn+型InP層36上に、例え
ばAu/Au/Geからなるｎ型電極46を形成する。他方、n+型
InGaAsコンタクト層50上にはAu/AuGeからなるソース電
極52およびドレイン電極54が形成され、またこれらソー
ス電極52およびドレイン電極54に挟まれたチャンネル領
域においては、n+型InGaAsコンタクト層50を除去し、露
出したHEMT動作層48上にAlからなるゲート電極56を形成
している。こうしてInGaAs系のHEMTを形成する。
型InAlAs層34上に、厚さ1000Åのｉ型InGaAs層、厚さ40
0Åのn+型InAlAs層、および厚さ200Åのｉ型InAlAs層か
らなるHEMT動作層48を形成し、さらにこのHEMT動作層48
上に厚さ200Åのｎ＋型InGaAsコンタクト層50を形成す
る（第３図（ｃ）参照） 次いで、p+領域42上に、例えばAu/Zn/Auからなるｐ型
電極44を形成し、露出しているn+型InP層36上に、例え
ばAu/Au/Geからなるｎ型電極46を形成する。他方、n+型
InGaAsコンタクト層50上にはAu/AuGeからなるソース電
極52およびドレイン電極54が形成され、またこれらソー
ス電極52およびドレイン電極54に挟まれたチャンネル領
域においては、n+型InGaAsコンタクト層50を除去し、露
出したHEMT動作層48上にAlからなるゲート電極56を形成
している。こうしてInGaAs系のHEMTを形成する。
そして最初に半絶縁性InP基板32上に形成した溝によ
って、溝内に形成されたフォトダイオードとこのフォト
ダイオードに隣接して溝外に形成されたHEMTとを、それ
らの高さが一致するように形成することができる。
って、溝内に形成されたフォトダイオードとこのフォト
ダイオードに隣接して溝外に形成されたHEMTとを、それ
らの高さが一致するように形成することができる。
続いて、プラズマCVD（化学的気相堆積）法を用い
て、全面にSiN58を堆積させ、フォトダイオード、HEM
T、およびフォトダイオードとHEMTとの間の素子分離領
域を厚さ2000ÅのSiN膜18によって覆う。これにより、
素子分離領域においては、半絶縁性InP基板32上に形成
されている高抵抗のｉ型InAlAs層34上にSiN膜58が形成
され、半絶縁性InP基板32とSiN膜58との間に高抵抗のｉ
型InAlAs層34が挿入されている構造となる。
て、全面にSiN58を堆積させ、フォトダイオード、HEM
T、およびフォトダイオードとHEMTとの間の素子分離領
域を厚さ2000ÅのSiN膜18によって覆う。これにより、
素子分離領域においては、半絶縁性InP基板32上に形成
されている高抵抗のｉ型InAlAs層34上にSiN膜58が形成
され、半絶縁性InP基板32とSiN膜58との間に高抵抗のｉ
型InAlAs層34が挿入されている構造となる。
続いて、ｐ型電極44上およびｎ型電極46上のSiN膜58
には、コンタクトホールを開口する。そしてSiN膜58上
に、フォトダイオードのｐ型電極14およびｎ型電極16と
それぞれ接続する例えばAu/Tiからなる配線層60を配線
する（第３図（ｄ）参照）。
には、コンタクトホールを開口する。そしてSiN膜58上
に、フォトダイオードのｐ型電極14およびｎ型電極16と
それぞれ接続する例えばAu/Tiからなる配線層60を配線
する（第３図（ｄ）参照）。
このようにして、半絶縁性InP基板２上に、高抵抗の
ｉ型InAlAs層４を介して、InGaAs系のフォトダイオード
とHEMTとが隣接した光電子集積回路を形成する。
ｉ型InAlAs層４を介して、InGaAs系のフォトダイオード
とHEMTとが隣接した光電子集積回路を形成する。
本発明は、上記実施例に限らず、種々の変形が可能で
ある。
ある。
例えば上記実施例においては、素子分離領域におい
て、半絶縁性InP基板とSiN膜との間に高抵抗のｉ型InAl
As層が挿入されている構造となっているが、このｉ型In
AlAs層の替わりに、SiN膜との界面に誘起される電荷が
小さい半導体層として、高抵抗のGaAsであってもよい。
あるいはまた、高抵抗のInGaAsであってもよい。
て、半絶縁性InP基板とSiN膜との間に高抵抗のｉ型InAl
As層が挿入されている構造となっているが、このｉ型In
AlAs層の替わりに、SiN膜との界面に誘起される電荷が
小さい半導体層として、高抵抗のGaAsであってもよい。
あるいはまた、高抵抗のInGaAsであってもよい。
また、ｉ型InAlAs層上に形成されたSIN膜の替わり
に、SiO膜やSiON膜であってもよい。
に、SiO膜やSiON膜であってもよい。
［発明の効果］ 以上のように本発明によれば、半絶縁性InP基板上に
形成された半導体素子間の素子分離領域において、半絶
縁性InP基板表面と誘電膜との間に、誘電膜との界面誘
起電荷が小さい半導体層を挿入することにより、この素
子分離領域に発生するリーク電流を低減することができ
る。
形成された半導体素子間の素子分離領域において、半絶
縁性InP基板表面と誘電膜との間に、誘電膜との界面誘
起電荷が小さい半導体層を挿入することにより、この素
子分離領域に発生するリーク電流を低減することができ
る。
これによって、半絶縁性InP基板上に形成された素子
間の絶縁性を高め、安定動作、低雑音動作などの性能を
向上させることができる。
間の絶縁性を高め、安定動作、低雑音動作などの性能を
向上させることができる。
第１図は本発明の第１の実施例における半導体装置を示
す断面図、 第２図は本発明の第２の実施例における半導体装置を示
す断面図、 第３図は第１図に示す半導体装置の製造方法を示す工程
図、 第４図は第２図に示す半導体装置の製造方法を示す工程
図、 第５図は従来の半導体装置を示す断面図である。 図において、 2,32,72……InP基板、 4,34……ｉ型InAlAs層、 6,36,76……n+型InP層、 8,38,78……ｉ型InGaAs層、 10,40,80……ｉ型InP層、 12,42,82……p+型領域、 14,44,84……ｐ型電極、 16,46,86……ｎ型電極、 18,58,88……SiN膜、 20,60,90……配線金属層、 48……HEMT動作層、 50……n+型InGaAsコンタクト層、 52……ソース電極、 54……ドレイン電極、 56……ゲート電極、 62……シリコン酸化膜
す断面図、 第２図は本発明の第２の実施例における半導体装置を示
す断面図、 第３図は第１図に示す半導体装置の製造方法を示す工程
図、 第４図は第２図に示す半導体装置の製造方法を示す工程
図、 第５図は従来の半導体装置を示す断面図である。 図において、 2,32,72……InP基板、 4,34……ｉ型InAlAs層、 6,36,76……n+型InP層、 8,38,78……ｉ型InGaAs層、 10,40,80……ｉ型InP層、 12,42,82……p+型領域、 14,44,84……ｐ型電極、 16,46,86……ｎ型電極、 18,58,88……SiN膜、 20,60,90……配線金属層、 48……HEMT動作層、 50……n+型InGaAsコンタクト層、 52……ソース電極、 54……ドレイン電極、 56……ゲート電極、 62……シリコン酸化膜
Claims (1)
- 【請求項１】InP基板上に形成された複数の素子領域を
互いに電気的に絶縁する素子分離領域は、前記InP基板
と、該InP基板上に形成された誘電膜によって構成され
ている半導体装置において、 前記InP基板と前記誘電膜との間に、前記誘電膜との界
面に誘起される電荷が小さい半導体層が設けられている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188903A JP2674657B2 (ja) | 1988-07-28 | 1988-07-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63188903A JP2674657B2 (ja) | 1988-07-28 | 1988-07-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0237746A JPH0237746A (ja) | 1990-02-07 |
| JP2674657B2 true JP2674657B2 (ja) | 1997-11-12 |
Family
ID=16231901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63188903A Expired - Lifetime JP2674657B2 (ja) | 1988-07-28 | 1988-07-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674657B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2663842B2 (ja) * | 1993-07-26 | 1997-10-15 | 日本電気株式会社 | 半導体受光素子 |
| JP4279650B2 (ja) * | 2003-10-24 | 2009-06-17 | 浜松ホトニクス株式会社 | 半導体受光素子 |
| JP2005129776A (ja) * | 2003-10-24 | 2005-05-19 | Hamamatsu Photonics Kk | 半導体受光素子 |
| JP4370203B2 (ja) * | 2004-05-25 | 2009-11-25 | 三菱電機株式会社 | 半導体素子 |
| CN108417662B (zh) * | 2018-05-10 | 2023-06-09 | 广东省半导体产业技术研究院 | 一种自带信号放大功能氮化镓基射线探测器及其制备方法 |
| US20230215895A1 (en) * | 2020-06-24 | 2023-07-06 | Kyoto Semiconductor Co., Ltd. | Optical semiconductor array |
-
1988
- 1988-07-28 JP JP63188903A patent/JP2674657B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0237746A (ja) | 1990-02-07 |
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Legal Events
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