WO2021260841A1 - 光半導体アレイ及び光半導体アレイの製造方法 - Google Patents

光半導体アレイ及び光半導体アレイの製造方法 Download PDF

Info

Publication number
WO2021260841A1
WO2021260841A1 PCT/JP2020/024809 JP2020024809W WO2021260841A1 WO 2021260841 A1 WO2021260841 A1 WO 2021260841A1 JP 2020024809 W JP2020024809 W JP 2020024809W WO 2021260841 A1 WO2021260841 A1 WO 2021260841A1
Authority
WO
WIPO (PCT)
Prior art keywords
optical semiconductor
semiconductor
array
optical
elements
Prior art date
Application number
PCT/JP2020/024809
Other languages
English (en)
French (fr)
Inventor
健人 佐藤
Original Assignee
株式会社京都セミコンダクター
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社京都セミコンダクター filed Critical 株式会社京都セミコンダクター
Priority to JP2021505941A priority Critical patent/JPWO2021260841A1/ja
Priority to US17/283,901 priority patent/US20230215895A1/en
Priority to PCT/JP2020/024809 priority patent/WO2021260841A1/ja
Publication of WO2021260841A1 publication Critical patent/WO2021260841A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14685—Process for coatings or optical elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors

Definitions

  • the present invention relates to an optical semiconductor array in which a plurality of light receiving elements or light emitting elements are integrally formed in an array.
  • An optical semiconductor configured by electrically connecting a plurality of optical semiconductor elements arranged in an array in series or in parallel in order to drive optical semiconductor elements such as a photodiode, a light emitting diode, and a laser diode at high voltage or AC.
  • Arrays are being used.
  • the optical semiconductor array can be miniaturized by integrally forming a plurality of optical semiconductor elements, and the output can be improved by suppressing the variation in the characteristics of each element.
  • a diode structure is formed by forming a plurality of semiconductor layers on a semi-insulating or insulating semiconductor substrate such as a GaAs substrate, an InP substrate, a sapphire substrate, or a Si substrate. Then, by mesa etching, for example, as in Patent Documents 1 to 4, by forming grooves in a plurality of semiconductor layers, the semiconductor elements are separated into a plurality of mesa-shaped optical semiconductor elements.
  • a plurality of optical semiconductor elements are electrically connected in series by wiring connecting different conductive semiconductor layers between adjacent optical semiconductor elements. Further, a group in which a plurality of optical semiconductor elements are connected in series may be electrically connected in parallel.
  • Japanese Unexamined Patent Publication No. 2014-131041 Japanese Unexamined Patent Publication No. 2014-138896 Japanese Unexamined Patent Publication No. 2018-152486 Japanese Patent No. 5426160
  • the output current when the entire optical semiconductor array is irradiated with light is proportional to the area of the optical semiconductor element to be photoelectrically converted. Therefore, in order to increase the area (effective area) of the optical semiconductor element in the light receiving region of the optical semiconductor array irradiated with light, it is required to reduce the area occupied by the groove portion. Further, there is also a demand for expanding the effective area of the light emitting element.
  • Patent Documents 1, 2 and 4 in order to connect the wiring to the semiconductor layer on the semiconductor substrate side, the groove portion is formed with a somewhat large width, and the area of the semiconductor layer on the surface side is smaller than that of the semiconductor layer on the semiconductor substrate side. Is formed in. Similarly, in Patent Document 3, the semiconductor layer on the surface side is formed in a smaller area than the semiconductor layer on the substrate side.
  • the area of the optical semiconductor element is reduced due to the wide groove portion, and the effective area of the optical semiconductor array is reduced. If the width of the groove is reduced in order to increase the effective area, the allowable range of misalignment becomes smaller, which makes it difficult to manufacture the optical semiconductor array and increases the manufacturing cost.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide an optical semiconductor array having a large effective area and a method for manufacturing the optical semiconductor array.
  • the optical semiconductor array of the invention of claim 1 is an optical semiconductor array having a semiconductor substrate and a plurality of mesa-shaped optical semiconductor elements separated by grooves on the semiconductor substrate, wherein the plurality of optical semiconductor elements are the semiconductor. It is characterized by having a semiconductor laminated portion including a first semiconductor layer in contact with a substrate and a connection hole reaching the first semiconductor layer from the surface of the semiconductor laminated portion at a portion of the semiconductor laminated portion separated from the groove portion. There is.
  • the plurality of optical semiconductor elements of the optical semiconductor array each have a connection hole for connecting to the first semiconductor layer, they are not connected to the first semiconductor layer via the groove portion. Therefore, the width of the groove can be reduced, and the size of the semiconductor layer above the first semiconductor layer of each optical semiconductor element can be made equal to that of the first semiconductor layer. Therefore, the area of each of the plurality of optical semiconductor elements in the optical semiconductor array can be increased to increase the effective area of the optical semiconductor element array. Further, since the connection hole is separated from the groove portion, the area of the connection hole is the same among the plurality of optical semiconductor elements. Therefore, it is possible to reduce the variation in the area of the plurality of optical semiconductor devices due to the connection holes, which is advantageous in reducing the output variation of the plurality of optical semiconductor devices in the optical semiconductor array.
  • the optical semiconductor array of the invention of claim 2 is the said of the optical semiconductor element of one of the adjacent optical semiconductor elements in order to electrically connect the plurality of optical semiconductor elements. It is characterized by having a wiring for connecting the first semiconductor layer of the optical semiconductor element and the surface of the semiconductor laminated portion of the other optical semiconductor element via a connection hole. According to the above configuration, since the adjacent optical semiconductor elements are electrically connected by wiring, a plurality of optical semiconductor elements of the optical semiconductor array are electrically connected. Since the wiring is connected to the first semiconductor layer through the connection hole separated from the groove portion, it is possible to reduce the variation in the contact area between the wiring and the first semiconductor layer. Therefore, it is possible to reduce the variation in the contact resistance of the wiring in the connection hole of the plurality of optical semiconductor elements and reduce the variation in the output of the plurality of optical semiconductor elements.
  • the method for manufacturing an optical semiconductor array according to claim 3 is a method for manufacturing an optical semiconductor array having a plurality of mesa-shaped optical semiconductor elements separated by grooves on the semiconductor substrate, wherein the plurality of optical semiconductor arrays are formed on the semiconductor substrate.
  • the semiconductor product laminated portion of a plurality of optical semiconductor elements can be collectively formed by the element separation step, the width of the groove portion is reduced to be higher than the first semiconductor layer and the first semiconductor layer of the semiconductor laminated portion.
  • the size of the semiconductor layer can be made equal.
  • the connection hole reaching the first semiconductor layer can be formed by separating it from the groove portion by the connection hole forming step. Therefore, the area of each of the plurality of optical semiconductor elements in the optical semiconductor array can be increased to increase the effective area of the optical semiconductor element array.
  • the connection hole is formed so as to be separated from the groove portion, the area of the connection hole can be formed equally among the plurality of optical semiconductor elements. Therefore, it is possible to reduce the variation in the area of the optical semiconductor element due to the connection hole among the plurality of optical semiconductor elements, which is advantageous in reducing the output variation among the plurality of optical semiconductor elements in the optical semiconductor array.
  • the method for manufacturing an optical semiconductor array according to claim 4 is the method of depositing a protective film on the semiconductor substrate in which the groove and the connection hole are formed, and the protective film depositing step in the invention of claim 3.
  • the protective film removing step of exposing the first semiconductor layer to the connection holes and exposing a part of the surface of the semiconductor laminated portion by removing a part of the semiconductor layer, and the adjacent optical semiconductor element.
  • a part of the protective film deposited by the protective film deposition step is removed by the protective film removing step to expose a part of the surface of the first semiconductor layer and the semiconductor laminated portion at the bottom of the connection hole. ..
  • the first semiconductor layer of the adjacent optical semiconductor element and the surface of the semiconductor laminated portion are electrically connected by wiring. Since the wiring is connected to the first semiconductor layer through the connection hole separated from the groove portion, the contact area between the wiring and the first semiconductor layer can be made constant. Therefore, it is possible to keep the contact resistance of the wiring in the connection holes of the plurality of optical semiconductor elements constant and reduce the variation in the output of the plurality of optical semiconductor elements.
  • the effective area can be increased and the output can be improved.
  • FIG. 2 is a sectional view taken along line II-II of FIG. It is sectional drawing which shows the semiconductor layer laminating process. It is sectional drawing which shows the element separation process. It is sectional drawing which shows the connection hole formation process. It is sectional drawing which shows the protective film forming process. It is sectional drawing which shows the protective film removal process. It is a graph which shows the verification result of the effective area expansion effect. It is a top view of the optical semiconductor array which concerns on Example 2 of this invention. 9 is a cross-sectional view taken along the line XX of FIG.
  • a surface incident type optical semiconductor array 1A having an optical semiconductor element (photodiode) that converts incident light into an electric current will be described.
  • the optical semiconductor array 1A is a plurality of mesa-shaped optical semiconductor elements arranged in an array on the semiconductor substrate 10, for example, four optical semiconductor elements 11a to 11d having a rectangular shape in a plan view.
  • a groove portion 12a for separating the optical semiconductor elements 11a to 11d is formed between the optical semiconductor elements 11a to 11d.
  • the optical semiconductor elements 11a to 11d are electrically connected in series by a plurality of wirings 14a to 14c, and wiring terminals 15a and 15b for external connection are formed on the optical semiconductor elements 11a and 11d at both ends, respectively. There is.
  • the light receiving region R1 of the optical semiconductor array 1A is, for example, a square region having a side length of 100 ⁇ m. This region is divided by, for example, a groove portion 12a having a width of 2 ⁇ m, and is separated into four optical semiconductor elements 11a to 11d having a square shape having a side of 49 ⁇ m.
  • the groove portion 12a is formed so as to reach the surface of the semiconductor substrate 10.
  • the groove portion 12a may be formed in a V-shaped cross section having a wider width toward the upper side, and the side surfaces of the optical semiconductor elements 11a to 11d may be inclined.
  • the width of the groove portion 12a can be appropriately set according to the process accuracy for forming the groove portion 12a, but it is preferable to reduce the width of the groove portion 12a in order to increase the effective area in the light receiving region R1. Further, the size and shape of the light receiving region R1 of the optical semiconductor array 1A and the quantity and shape of the optical semiconductor elements are not limited to the above, and are appropriately set according to the application of the optical semiconductor array 1A and the like.
  • the surface of the optical semiconductor array 1A is covered with a protective film 16 having an insulating property.
  • the protective film 16 is formed so as to fill the groove portion 12a and cover the surfaces of the optical semiconductor elements 11a to 11d, and protect the optical semiconductor elements 11a to 11d from moisture and the like.
  • a portion where the side surfaces of the optical semiconductor elements 11a to 11d and the surface of the semiconductor substrate 10 are covered with the protective film 16 is defined as a groove portion 12b.
  • the groove portion 12b along the outer edge of the light receiving region R1 is for separating another optical semiconductor array formed adjacently on the same semiconductor substrate.
  • Each of the plurality of optical semiconductor elements 11a to 11d has a semiconductor laminated portion 20 including a first semiconductor layer 20a in contact with the semiconductor substrate 10.
  • the semiconductor laminated portion 20 is a semiconductor substrate 10 in the order of, for example, an n + GaAs layer (first semiconductor layer 20a), an n-GaAs layer (second semiconductor layer 20b), and a p + AlGaAs layer (third semiconductor layer 20c) on an i-GaAs substrate. It has a diode structure configured by stacking.
  • the thicknesses of the n + GaAs layer, the n-GaAs layer, and the p + AlGaAs layer are appropriately set according to the application of the optical semiconductor array 1A.
  • the plurality of optical semiconductor elements 11a to 11d each have connection holes 21a to 21d at portions separated from the groove portions 12a and 12b in the semiconductor laminated portion 20.
  • the connection holes 21a to 21d reach the first semiconductor layer 20a from the surface of each semiconductor laminated portion 20 (the surface of the third semiconductor layer 20c) by penetrating the third semiconductor layer 20c and the second semiconductor layer 20b. There is.
  • connection holes 21a to 21d are covered with a protective film 16.
  • Corresponding wirings 14a to 14c and wiring terminals 15b are connected to the first semiconductor layer 20a which is not covered with the protective film 16 at the bottom of the connection holes 21a to 21d.
  • connection holes 21a to 21d have a diameter of, for example, 5 ⁇ m, and are formed so that the portion closest to the groove portions 12a and 12b is separated from the groove portions 12a and 12b by a distance of, for example, 2 ⁇ m.
  • This separation distance may be appropriately set according to the alignment accuracy so that the connection holes 21a to 21d do not come into contact with the groove portions 12a and 12b within the allowable range of the alignment deviation of the connection holes 21a to 21d with respect to the groove portions 12a and 12b. can.
  • connection holes 21a to 21d are formed so as to protrude into the groove portions 12a and 12b, the area of the first semiconductor layers 20a to 20d at the bottom of the connection holes 21a to 21d becomes small and the contact resistance of the wiring 14a and the like becomes high. Therefore, such misalignment is not allowed.
  • the optical semiconductor array 1A has a plurality of wirings 14a to 14c for connecting a plurality of optical semiconductor elements 11a to 11d in series. For example, among the adjacent optical semiconductor elements 11a and 11b via the groove portion 12a, the first semiconductor layer 20a of the optical semiconductor element 11a and the other optical semiconductor element 11b pass through the connection hole 21a of one of the optical semiconductor elements 11a.
  • the wiring connection portion 22b on the surface of the semiconductor laminated portion 20 (the surface of the third semiconductor layer 20c) is connected by the wiring 14a.
  • the surface of the semiconductor laminated portion 20 is covered with a protective film 16 except for the wiring connection portion 22b.
  • the wiring connection portion 22b has a diameter of, for example, 3 ⁇ m, and is formed so that the portion closest to the groove portions 12a and 12b is separated from the groove portions 12a and 12b to the same extent as the separation distance of the connection hole 21a, for example.
  • the adjacent optical semiconductor elements 11b and 11c and the adjacent optical semiconductor elements 11c and 11d are also connected in series by wirings 14b and 14c in the same manner as described above.
  • the plurality of optical semiconductor elements 11a to 11d of the optical semiconductor array 1A are connected in series by the wirings 14a to 14c.
  • the wiring terminal 15a is connected to the wiring connection portion 22a of the optical semiconductor element 11a, and the wiring terminal 15b is connected to the first semiconductor layer 20a via the connection hole 21d of the optical semiconductor element 11d.
  • the n + GaAs layer as the first semiconductor layer 20a, the n-GaAs layer as the second semiconductor layer 20b, and the p + AlGaAs layer as the third semiconductor layer 20c are laminated in this order on the semiconductor substrate 10 (semiconductor layer forming step). ..
  • the semiconductor layers are separated into the plurality of semiconductor laminated portions 20 (element separation).
  • element separation For example, using a photoresist as an etching mask, a part of a plurality of semiconductor layers is dry-etched to form grooves 12a and 12b, and the photoresist is removed.
  • connection holes 21a, 21b and connection holes 21c, 21d (not shown) that reach the first semiconductor layer 20a from the surface of the semiconductor laminate 20 are formed in the separated semiconductor laminates 20.
  • Connection hole forming step For example, using a photoresist as an etching mask, the semiconductor layers (second and third semiconductor layers 20b and 20c) above the first semiconductor layer 20a are dry-etched to connect holes 21a to 21d at portions separated from the groove portions 12a and 12b. And remove the photoresist.
  • connection holes 21a and the like with respect to the semiconductor laminated portion 20 (within +/- 1 ⁇ m in the first and second axial directions orthogonal to each other in the plane parallel to the semiconductor substrate 10).
  • a separation distance (for example, 2 ⁇ m) that does not touch the grooves 12a and 12b is set.
  • the protective film 16 is deposited on the semiconductor substrate 10 on which the groove portions 12a and 12b and the connection holes 21a and the like are formed (protective film deposition step).
  • the protective film 16 a laminated film composed of an organic film such as polyimide or BCB and an inorganic film such as a SiN film or a SiO2 film is deposited.
  • the groove portion 12a is filled with the organic film, or the side wall of the semiconductor laminated portion 20 is covered with the organic film and at least the upper portion of the groove portion 12a is closed by the organic film. Placing the protective film 16 facilitates later wiring formation. It is not necessary to fill the groove 12a with the organic film, and the protective film 16 may be only an inorganic film.
  • the inorganic film of the protective film 16 is preferably a SiN film that functions as an antireflection film, and its thickness is preferably set to 1/4 of the wavelength of the incident light.
  • a SiN film having a thickness of 0.1 ⁇ m is suitable.
  • the protective film 16 is also deposited on the connection hole 21a and the like, and covers the side wall and the bottom of the connection hole 21a and the like.
  • the protective film 16 at the bottom of the connection holes 21a, 21b and the like and a part of the protective film 16 on the surface of the semiconductor laminated portion 20 are removed (protective film removing step).
  • protective film removing step For example, using a photoresist as an etching mask, dry etching is performed on the bottoms of the plurality of connection holes 21a, 21b and the like and the protective film 16 in a predetermined region on the surface of the plurality of semiconductor laminated portions 20.
  • the first semiconductor layer 20a is exposed to a plurality of connection holes 21a, 21b, etc., and a part of the surface of the semiconductor laminated portion 20 (the surface of the third semiconductor layer 20c) is exposed to expose the wiring connection portion. 22a, 22b and the like are formed respectively. If the alignment is misaligned with respect to the connection hole 21a or the like within the allowable range of the etching mask, the protective film 16 at the bottom of the connection hole 21a or the like is removed, and the protective film 16 on the side wall remains.
  • the optical semiconductor array 1A of FIG. 2 is obtained.
  • a wiring material composed of an adhesion layer such as Ti or Cr and a metal layer such as Au is deposited, and a part of the wiring material is removed by dry etching using a photoresist as an etching mask, and wiring 14a to 14c and wiring terminals 15a, Form 15b.
  • connection hole 21a or the like If the alignment is misaligned with respect to the connection hole 21a or the like within the allowable range of the etching mask, the wiring material at the bottom of the connection hole 21a or the like is not removed, and the wiring 14a or the like is connected to the first semiconductor layer 20a.
  • Wiring 14a to 14c and wiring terminals 15a and 15b may be formed by a known technique other than the above (for example, lift-off method), and wiring 14a to 14c and wiring may be performed by a wiring material other than the above (for example, Al, Pt, Ag, etc.).
  • the terminals 15a and 15b may be formed.
  • the optical semiconductor array 1A of the present invention and the optical semiconductor array having a conventional structure having a plurality of optical semiconductor elements formed by conventional mesa etching as in Patent Documents 1, 2 and 4 are provided with the thickness of the semiconductor layer.
  • the results of formation and comparison under the same conditions such as the above will be described.
  • the alignment deviation is allowed to be +/- 1 ⁇ m in the first and second axis directions orthogonal to each other in a plane parallel to the semiconductor substrate.
  • a square light receiving region R1 having a side of 100 ⁇ m is separated into four square photodiodes by a groove portion.
  • the second and third semiconductor layers above the first semiconductor layer of each optical semiconductor element are formed into a square having a side of 42 ⁇ m, and then the first semiconductor layer is formed into a square having a side of 46 ⁇ m. ..
  • These sizes take into consideration the case where the alignment deviation of the first semiconductor layer with respect to the second and third semiconductor layers and the alignment deviation of the wiring connection portion with respect to these are the maximum within the permissible range. ..
  • the total area of the groove between the optical semiconductor elements and the area shaded by the wiring was about 3300 ⁇ m 2 , and the ratio of the effective area to the light receiving region R1 (effective area ratio) was 67%.
  • the first to third semiconductor layers 20a to 20c of each optical semiconductor element are formed into a square having a side of 49 ⁇ m.
  • the total area of the groove 12a between the optical semiconductor elements and the area shaded by the wirings 14a to 14c and the wiring terminals 15a and 15b was about 1200 ⁇ m 2 , and the effective area ratio was 88%.
  • the effective area ratio of the optical semiconductor array having the conventional structure is 67%, and the effective area ratio of the optical semiconductor array 1A having the structure of the present invention is 88%, which increases the effective area of the optical semiconductor array 1A. I was able to. Further, when the entire light receiving region R1 is irradiated with 100 mW of light, the output of the optical semiconductor element array 1A having the structure of the present invention is higher than the output current of 9.2 mA and the output voltage of 3.5 V of the optical semiconductor array having the conventional structure. The output current was 12.1 mA and the output voltage was 3.5 V.
  • the optical semiconductor device array 1A has a large effective area by reducing the width of the groove portion 12a without tightening the allowable range of the alignment deviation. Further, as compared with the optical semiconductor array having the conventional structure, the output current is increased to the extent corresponding to the expansion of the effective area, and the output of the optical semiconductor element array 1A can be improved.
  • a back surface incident type optical semiconductor array 1B in which a part of the front surface incident type optical semiconductor array 1A of the first embodiment is modified will be described.
  • 9 and 10 show a back surface incident type optical semiconductor array 1B having a photodiode as a plurality of optical semiconductor elements 20 and incident light from the semiconductor substrate 10 side.
  • the same parts as those in the first embodiment are designated by the same reference numerals as those in the first embodiment, and the description thereof will be omitted.
  • the wiring terminal 25a covers the connection hole 21a of the semiconductor laminated portion 20 and its periphery and the inner region excluding the outer edge portion of the semiconductor laminated portion 20 on the protective film 16 on the surface of the semiconductor laminated portion 20 of the optical semiconductor element 11a. Is formed in. A part of the wiring terminal 25a is connected to the wiring connection portion 22a on the surface of the semiconductor laminated portion 20. The wiring terminal 25b is connected to the first semiconductor layer 20a of the optical semiconductor element 11d via the connection hole 21d.
  • a part of the wiring 24a is the optical semiconductor element 11b as in the wiring terminal 25a. It is formed to cover the inner region of the light.
  • the other wirings 24b and 24c also cover the inner regions of the optical semiconductor elements 11c and 11d, respectively, and connect the optical semiconductor element 11b and the optical semiconductor element 11c, and the optical semiconductor element 11c and the optical semiconductor element 11d, respectively.
  • the region covered with the wiring terminals 25a and the wirings 24a to 24c is a reflective portion that is incident from the back surface of the semiconductor substrate 10 and reflects the light transmitted through the semiconductor laminated portion 20 and is incident on the semiconductor laminated portion 20 again. ing. Further, since the region of the light receiving region R1 that does not contribute to photoelectric conversion is the groove portion 12a and the connection holes 21a to 21d, the effective area can be made larger than that of the surface incident type optical semiconductor array 1A of the first embodiment. Therefore, it is possible to improve the light receiving sensitivity of each of the optical semiconductor elements 11a to 11d and improve the output of the optical semiconductor array 1B.
  • wirings 24a to 24c are wired so as to cover the inner regions of the plurality of semiconductor laminated portions 20 as shown in FIGS. 9 and 10 in the wiring forming step of the first embodiment.
  • the terminals 25a and 25b may be formed. Since the other steps (semiconductor layer forming step, element separation step, connection hole forming step, protective film deposition step, protective film removing step) are the same as in the first embodiment, the description thereof will be omitted.
  • optical semiconductor arrays 1A and 1B Since the optical semiconductor arrays 1A and 1B each have connection holes 21a to 21d for connecting the plurality of optical semiconductor elements 11a to 11d to the first semiconductor layer 20a, they are connected to the first semiconductor layer 20a via the groove portion 12a. do not do. Therefore, the width of the groove portion 12a can be reduced, and the size of the semiconductor layer above the first semiconductor layer 20a of each optical semiconductor element 11a to 11d can be made equal to that of the first semiconductor layer 20a. Therefore, the areas of the plurality of optical semiconductor elements 11a to 11d of the optical semiconductor elements arrays 1A and 1B can be increased, respectively, and the effective area of the optical semiconductor element arrays 1A and 1B can be increased.
  • connection holes 21a to 21d are separated from the groove portions 12a and 12b, the areas of the connection holes 21a to 21d are the same between the optical semiconductor elements 11a to 11d. Therefore, since the variation in the area between the plurality of optical semiconductor elements 11a to 11d due to the connection holes 21a to 21d can be reduced, the output variation between the plurality of optical semiconductor elements 11a to 11d in the optical semiconductor arrays 1A and 1B can be reduced. It is advantageous for reduction.
  • the adjacent optical semiconductor elements are electrically connected by the wirings 14a to 14c or the wirings 24a to 24c, the plurality of optical semiconductor elements 11a to 11d of the optical semiconductor arrays 1A and 1B are electrically connected. Since the wirings 14a to 14c and 24a to 24c are connected to the first semiconductor layer 20a via the connection holes 21a to 21d separated from the groove portions 12a and 12b, there is an alignment deviation within the allowable range of the connection holes 21a to 21d. However, the variation in the contact area between the wirings 14a to 14c and 24a to 24c and the first semiconductor layer 20a can be reduced.
  • the semiconductor product laminated portions 20 of the plurality of optical semiconductor elements 11a to 11d can be collectively formed by the element separation step. Therefore, the width of the groove portion 12a can be reduced so that the size of the first semiconductor layer 20a of the semiconductor laminated portion 20 and the size of the semiconductor layer above the first semiconductor layer 20a can be made equal. Then, the connection holes 21a to 21d reaching the first semiconductor layer 20a can be formed by separating them from the groove portions 12a and 12b by the connection hole forming step. Therefore, the areas of the plurality of optical semiconductor elements 11a to 11d of the optical semiconductor elements arrays 1A and 1B can be increased, respectively, and the effective area of the optical semiconductor element arrays 1A and 1B can be increased.
  • connection holes 21a to 21d are formed so as to be separated from the groove portions 12a and 12b, the areas of the connection holes 21a to 21d are the same. Therefore, it is possible to reduce the variation in the area of the optical semiconductor elements 11a to 11d due to the connection holes 21a to 21d among the plurality of optical semiconductor elements 11a to 11d, and the plurality of optical semiconductor elements 11a to 1B of the optical semiconductor arrays 1A and 1B can be reduced. It is advantageous for reducing the output variation between 11d.
  • the protective film 16 deposited by the protective film deposition step is removed by the protective film removing step, and a part of the surface of the first semiconductor layer 20a and the semiconductor laminated portion 20 at the bottom of the connection holes 21a to 21d. To expose. Then, by the wiring forming step, the first semiconductor layer 20a of the adjacent optical semiconductor element among the plurality of optical semiconductor elements 11a to 11d and the surface of the semiconductor laminated portion 20 are electrically connected by the wirings 14a to 14c or the wirings 24a to 24c. Connect to.
  • connection holes 21a to 21d are connected to the first semiconductor layer 20a via the connection holes 21a to 21d separated from the groove portions 12a and 12b, there is an alignment deviation within the allowable range of the connection holes 21a to 21d.
  • the variation in the contact area between the wirings 14a to 14c and 24a to 24c and the first semiconductor layer 20a can be reduced. Therefore, the variation in the contact resistance of the wirings 14a to 14c and 24a to 24c in the connection holes 21a to 21d of the plurality of optical semiconductor elements 11a to 11d is reduced, and the variation in the output of the plurality of optical semiconductor elements 11a to 11d is reduced. be able to.
  • optical semiconductor arrays 1A and 1B having a photodiode as a light receiving element as the plurality of optical semiconductor elements 11a to 11d have been described above, but the configuration of the present invention is an optical semiconductor array having a light emitting element such as a light emitting diode. Can also be applied. Further, it can be applied not only to an optical semiconductor array formed on an i-GaAs substrate, but also to an optical semiconductor array formed on, for example, a Si substrate, an InP substrate, a sapphire substrate, or the like.
  • the diode structure having the first to third semiconductor layers 20a to 20c as the semiconductor laminated portion 20 has been described, but the semiconductor laminated portion 20 may be composed of two layers or four or more semiconductor layers. Further, a plurality of optical semiconductor elements connected in series may be grouped into one series group, and an optical semiconductor array may be formed so as to have a plurality of series groups or to connect a plurality of series groups in parallel.
  • a person skilled in the art can carry out the embodiment in a form in which various modifications are added to the above embodiment without departing from the spirit of the present invention, and the present invention also includes such modified embodiments.
  • Optical semiconductor array 10 Semiconductor substrate 11a to 11d: Optical semiconductor element 12a, 12b: Groove portion 14a to 14c: Wiring 15a, 15b: Wiring terminal 16: Protective film 20: Semiconductor laminated portion 20a: First semiconductor layer 20b : Second semiconductor layer 20c: Third semiconductor layer 21a to 21d: Connection holes 22a to 22d: Wiring connection portions 24a to 24c: Wiring 25a, 25b: Wiring terminal R1: Light receiving area

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Led Devices (AREA)
  • Light Receiving Elements (AREA)

Abstract

【課題】有効面積を大きくした光半導体アレイ及びこの光半導体アレイの製造方法を提供すること。 【解決手段】半導体基板(10)上に溝部(12a,12b)によって分離された複数のメサ形の光半導体素子(11a～11d)を有する光半導体アレイ(1A)において、複数の光半導体素子(11a～11d)は、半導体基板(10)に接する第１半導体層(20a)を含む半導体積層部(20)と、半導体積層部(20)における溝部(12a,12b)から離隔した部位に半導体積層部(20)の表面から第１半導体層(20a) に到達する接続孔(21a～21d)を夫々備えた。

Description

光半導体アレイ及び光半導体アレイの製造方法
　本発明は、複数の受光素子又は発光素子が一体的にアレイ状に形成された光半導体アレイに関する。
　フォトダイオードや発光ダイオード、レーザダイオードなどの光半導体素子を高電圧駆動又は交流駆動させるために、アレイ状に並んだ複数の光半導体素子を直列や並列に電気的に接続して構成された光半導体アレイが利用されている。光半導体アレイは、複数の光半導体素子を一体的に形成することによって小型化することができ、各素子の特性ばらつきを抑えて出力を向上させることができる。
　一般的には、ＧａＡｓ基板、ＩｎＰ基板、サファイア基板、Ｓｉ基板などの半絶縁性又は絶縁性の半導体基板上に複数の半導体層を形成することよって、ダイオード構造が形成されている。そして、メサエッチングによって、例えば特許文献１～４のように複数の半導体層に溝部を形成することによりメサ形の複数の光半導体素子に分離される。
　これら複数の光半導体素子のうち、隣接する光半導体素子間で異なる導電型の半導体層を接続する配線によって、複数の光半導体素子が電気的に直列に接続される。また、複数の光半導体素子が直列に接続されたグループを、電気的に並列に接続する場合もある。
特開２０１４－１３１０４１号公報 特開２０１４－１３８０９６号公報 特開２０１８－１５２４８６号公報 特許第５４２６１６０号公報
　ところで、直列に接続された光半導体素子がフォトダイオードの場合には、光半導体アレイ全体に光が照射されたときの出力電流は、光電変換する光半導体素子の面積に比例する。それ故、光が照射される光半導体アレイの受光領域に占める光半導体素子の面積（有効面積）を大きくするために、溝部が占める面積を小さくすることが要望されている。また、発光素子においても同様に有効面積拡大の要望がある。
　しかし、特許文献１，２，４では、半導体基板側の半導体層に配線を接続するために、溝部がある程度大きい幅で形成され、表面側の半導体層が半導体基板側の半導体層よりも小さい面積に形成されている。同様に特許文献３では、表面側の半導体層が基材側の半導体層よりも小さい面積に形成されている。
　そのため、従来のメサ形の光半導体素子を有する光半導体アレイは、幅が大きい溝部によって光半導体素子の面積が小さくなり、光半導体アレイの有効面積が小さくなっている。そして、有効面積を大きくするために溝部の幅を小さくすると、アライメントずれの許容範囲等が小さくなるので、光半導体アレイの製造が難しくなって製造コストが上昇する等の課題がある。
　本発明は上記課題に鑑みてなされたものであり、その目的は有効面積を大きくした光半導体アレイ及びこの光半導体アレイの製造方法を提供することである。
　請求項１の発明の光半導体アレイは、半導体基板と、前記半導体基板上に溝部によって分離された複数のメサ形の光半導体素子を有する光半導体アレイにおいて、前記複数の光半導体素子は、前記半導体基板に接する第１半導体層を含む半導体積層部と、前記半導体積層部における前記溝部から離隔した部位に前記半導体積層部の表面から前記第１半導体層に到達する接続孔を夫々有することを特徴としている。
　上記構成によれば、光半導体アレイの複数の光半導体素子が第１半導体層に接続するための接続孔を夫々有するので、第１半導体層には溝部を介して接続しない。それ故、溝部の幅を小さくすることができ、各光半導体素子の第１半導体層より上の半導体層の大きさを第１半導体層と同等にすることができる。従って、光半導体アレイの複数の光半導体素子の面積を夫々大きくして、光半導体素子アレイの有効面積を大きくすることができる。また、接続孔は溝部から離隔しているので、接続孔の面積は複数の光半導体素子間で同等である。それ故、接続孔による複数の光半導体素子の面積のばらつきを小さくすることができ、光半導体アレイの複数の光半導体素子の出力ばらつきの低減に有利である。
　請求項２の発明の光半導体アレイは、請求項１の発明において、前記複数の光半導体素子を電気的に接続するために、隣接する前記光半導体素子のうちの一方の前記光半導体素子の前記接続孔を介して、この光半導体素子の前記第１半導体層と他方の前記光半導体素子の前記半導体積層部の表面を接続する配線を有することを特徴としている。
　上記構成によれば、隣接する光半導体素子が配線によって電気的に接続されるので、光半導体アレイの複数の光半導体素子が電気的に接続される。配線は、溝部から離隔した接続孔を介して第１半導体層に接続されるので、配線と第１半導体層の接触面積のばらつきを小さくすることができる。従って、複数の光半導体素子の接続孔における配線の接触抵抗のばらつきを小さくして、複数の光半導体素子の出力のばらつきを低減することができる。
　請求項３の発明の光半導体アレイの製造方法は、半導体基板上に溝部によって分離された複数のメサ形の光半導体素子を有する光半導体アレイの製造方法において、前記半導体基板上に形成された複数の半導体層を分離する前記溝部を形成することにより、前記複数の光半導体素子の半導体積層部をアレイ状に形成する素子分離工程と、前記複数の半導体積層部における前記溝部から離隔した部位に、前記半導体積層部の表面から前記半導体基板に接する第１半導体層に到達する接続孔を夫々形成する接続孔形成工程と、を有することを特徴としている。
　上記構成によれば、素子分離工程によって複数の光半導体素子の半導体積積層部を一括して形成できるので、溝部の幅を小さくして半導体積層部の第１半導体層と第１半導体層より上の半導体層の大きさを同等にすることができる。そして、接続孔形成工程によって第１半導体層に到達する接続孔を溝部から離隔させて形成することができる。従って、光半導体アレイの複数の光半導体素子の面積を夫々大きくして、光半導体素子アレイの有効面積を大きくすることができる。また、接続孔を溝部から離隔させて形成するので、接続孔の面積は複数の光半導体素子間で同等に形成できる。それ故、複数の光半導体素子間で接続孔による光半導体素子の面積のばらつきを小さくすることができ、光半導体アレイの複数の光半導体素子間の出力ばらつきの低減に有利である。
　請求項４の発明の光半導体アレイの製造方法は、請求項３の発明において、前記溝部と前記接続孔が形成された前記半導体基板上に保護膜を堆積する保護膜堆積工程と、前記保護膜の一部を除去することにより、前記第１半導体層を前記接続孔に夫々露出させると共に、前記半導体積層部の表面の一部を夫々露出させる保護膜除去工程と、隣接する前記光半導体素子のうちの一方の前記光半導体素子の前記接続孔を介して、この光半導体素子の前記第１半導体層と他方の前記光半導体素子の前記半導体積層部の表面を接続する配線を形成する配線形成工程と、を有することを特徴としている。
　上記構成によれば、保護膜堆積工程により堆積された保護膜の一部を保護膜除去工程により除去して、接続孔の底部の第１半導体層と半導体積層部の表面の一部を露出させる。そして、配線形成工程により隣接する光半導体素子の第１半導体層と半導体積層部の表面とを配線で電気的に接続する。配線は、溝部から離隔した接続孔を介して第１半導体層に接続されるので、配線と第１半導体層の接触面積を一定にすることができる。従って、複数の光半導体素子の接続孔における配線の接触抵抗を一定にして、複数の光半導体素子の出力のばらつきを低減することができる。
　本発明の光半導体アレイ及び半導体アレイの製造方法によれば、有効面積を大きくすることができ、出力を向上させることができる。
本発明の実施例１に係る光半導体アレイの平面図である。 図１のII－II線断面図である。 半導体層積層工程を示す断面図である。 素子分離工程を示す断面図である。 接続孔形成工程を示す断面図である。 保護膜形成工程を示す断面図である。 保護膜除去工程を示す断面図である。 有効領域拡大効果の検証結果を示すグラフである。 本発明の実施例２に係る光半導体アレイの平面図である。 図９のＸ－Ｘ線断面図である。
　以下、本発明を実施するための形態について実施例に基づいて説明する。
　入射光を電流に変換する光半導体素子（フォトダイオード）を有する表面入射型の光半導体アレイ１Ａについて説明する。
　図１、図２に示すように、光半導体アレイ１Ａは、半導体基板１０上にアレイ状に並んだ複数のメサ形の光半導体素子として、例えば平面視矩形状の４つの光半導体素子１１ａ～１１ｄを有する。光半導体素子１１ａ～１１ｄの間には、光半導体素子１１ａ～１１ｄを分離するための溝部１２ａが形成されている。そして、これら光半導体素子１１ａ～１１ｄは、複数の配線１４ａ～１４ｃによって電気的に直列に接続され、両端の光半導体素子１１ａ，１１ｄには外部接続用の配線端子１５ａ，１５ｂが夫々形成されている。
　光半導体アレイ１Ａの受光領域Ｒ１は、例えば一辺の長さが１００μｍの正方形領域である。この領域が例えば幅２μｍの溝部１２ａにより分けられて、一辺が４９μｍの正方形の４つの光半導体素子１１ａ～１１ｄに分離されている。溝部１２ａは、半導体基板１０の表面に到達するように形成されている。尚、溝部１２ａは上側ほど幅が大きい断面Ｖ字状に形成されて、光半導体素子１１ａ～１１ｄの側面が傾斜している場合もある。
　溝部１２ａの幅は、溝部１２ａを形成するプロセス精度に応じて適宜設定可能であるが、受光領域Ｒ１における有効面積を大きくするために、溝部１２ａの幅を小さくすることが好ましい。また、光半導体アレイ１Ａの受光領域Ｒ１の大きさや形状、光半導体素子の数量や形状は上記に限られるものではなく、光半導体アレイ１Ａの用途等に応じて適宜設定される。
　光半導体アレイ１Ａの表面は、絶縁性を有する保護膜１６によって覆われている。保護膜１６は、溝部１２ａを埋めるように且つ光半導体素子１１ａ～１１ｄの表面を覆うよう形成され、光半導体素子１１ａ～１１ｄを水分等から保護している。受光領域Ｒ１の外縁に沿って、光半導体素子１１ａ～１１ｄの側面と半導体基板１０の表面が保護膜１６で覆われている部分を溝部１２ｂとする。受光領域Ｒ１の外縁に沿う溝部１２ｂは、同一半導体基板上に隣接して形成される他の光半導体アレイを分離するためのものである。
　複数の光半導体素子１１ａ～１１ｄは、半導体基板１０に接する第１半導体層２０ａを含む半導体積層部２０を夫々有する。半導体積層部２０は、半導体基板１０として例えばｉ－ＧａＡｓ基板上にｎ＋ＧａＡｓ層（第１半導体層２０ａ）、ｎ－ＧａＡｓ層（第２半導体層２０ｂ）、ｐ＋ＡｌＧａＡｓ層（第３半導体層２０ｃ）の順に積層されて構成されたダイオード構造を有する。ｎ＋ＧａＡｓ層、ｎ－ＧａＡｓ層、ｐ＋ＡｌＧａＡｓ層の厚さは、光半導体アレイ１Ａの用途に応じて適宜設定される。
　複数の光半導体素子１１ａ～１１ｄは、半導体積層部２０における溝部１２ａ，１２ｂから離隔した部位に、接続孔２１ａ～２１ｄを夫々有する。接続孔２１ａ～２１ｄは、各半導体積層部２０の表面（第３半導体層２０ｃの表面）から、第３半導体層２０ｃと第２半導体層２０ｂを貫通させることによって第１半導体層２０ａに到達している。
　接続孔２１ａ～２１ｄの円筒状の内壁は、保護膜１６によって覆われている。接続孔２１ａ～２１ｄの底部の保護膜１６で覆われていない第１半導体層２０ａには、対応する配線１４ａ～１４ｃ、配線端子１５ｂが接続されている。
　接続孔２１ａ～２１ｄは、例えば直径が５μｍの大きさで、溝部１２ａ，１２ｂに最も近い部分が溝部１２ａ，１２ｂから例えば２μｍの距離だけ離隔するように夫々形成されている。この離隔距離は、溝部１２ａ，１２ｂに対する接続孔２１ａ～２１ｄのアライメントずれの許容範囲内で、接続孔２１ａ～２１ｄが溝部１２ａ，１２ｂに接しないように、アライメント精度に応じて適宜設定することができる。尚、接続孔２１ａ～２１ｄが溝部１２ａ，１２ｂにはみ出すように形成されると、接続孔２１ａ～２１ｄの底部の第１半導体層２０ａ～２０ｄの面積が小さくなって配線１４ａ等の接触抵抗が高くなるので、このようなアライメントずれは許容されない。
　光半導体アレイ１Ａは、複数の光半導体素子１１ａ～１１ｄを直列に接続する複数の配線１４ａ～１４ｃを有する。例えば、溝部１２ａを介して隣接する光半導体素子１１ａ，１１ｂのうち、一方の光半導体素子１１ａの接続孔２１ａを介して、この光半導体素子１１ａの第１半導体層２０ａと他方の光半導体素子１１ｂの半導体積層部２０の表面（第３半導体層２０ｃの表面）の配線接続部２２ｂが、配線１４ａによって接続されている。
　半導体積層部２０の表面は、配線接続部２２ｂ以外が保護膜１６によって覆われている。配線接続部２２ｂは、例えば直径が３μｍの大きさで、溝部１２ａ，１２ｂに最も近い部分が、溝部１２ａ，１２ｂから例えば接続孔２１ａの離隔距離と同程度離隔するように形成されている。
　隣接する光半導体素子１１ｂ，１１ｃ及び隣接する光半導体素子１１ｃ，１１ｄも、上記と同様にして配線１４ｂ、１４ｃによって夫々直列に接続されている。こうして、光半導体アレイ１Ａの複数の光半導体素子１１ａ～１１ｄが配線１４ａ～１４ｃによって直列に接続されている。そして、配線端子１５ａが光半導体素子１１ａの配線接続部２２ａに接続され、配線端子１５ｂが光半導体素子１１ｄの接続孔２１ｄを介して第１半導体層２０ａに接続されている。
　次に、光半導体アレイ１Ａの製造方法について説明する。
　図３に示すように、半導体基板１０上に第１半導体層２０ａとしてｎ＋ＧａＡｓ層、第２半導体層２０ｂとしてｎ－ＧａＡｓ層、第３半導体層２０ｃとしてｐ＋ＡｌＧａＡｓ層の順に積層する（半導体層形成工程）。
　次に、図４に示すように、積層して形成された複数の半導体層に、半導体基板１０に到達する溝部１２ａ，１２ｂを形成することにより、複数の半導体積層部２０に分離する（素子分離工程）。例えばフォトレジストをエッチングマスクとして、複数の半導体層の一部をドライエッチングして溝部１２ａ，１２ｂを形成し、フォトレジストを除去する。
　次に、図５に示すように、分離された複数の半導体積層部２０に、半導体積層部２０の表面から第１半導体層２０ａに到達する接続孔２１ａ，２１ｂ及び図示外の接続孔２１ｃ，２１ｄを夫々形成する（接続孔形成工程）。例えばフォトレジストをエッチングマスクとして、第１半導体層２０ａより上の半導体層（第２、第３半導体層２０ｂ，２０ｃ）をドライエッチングすることにより溝部１２ａ，１２ｂから離隔した部位に接続孔２１ａ～２１ｄを形成して、フォトレジストを除去する。
　このとき、半導体積層部２０に対する接続孔２１ａ等のアライメントずれの許容範囲内（半導体基板１０に平行な面内で互いに直交する第１、第２軸方向に、例えば夫々＋／－１μｍ以内）で溝部１２ａ，１２ｂに接しない離隔距離（例えば２μｍ）が設定されている。
　次に、図６に示すように、溝部１２ａ，１２ｂと接続孔２１ａ等が形成された半導体基板１０上に保護膜１６を堆積する（保護膜堆積工程）。例えば、保護膜１６として、ポリイミドやＢＣＢ等の有機膜と、ＳｉＮ膜、ＳｉＯ２膜等の無機膜とで構成された積層膜を堆積する。このとき、溝部１２ａが有機膜によって埋められた状態になるように、又は半導体積層部２０の側壁が有機膜によって覆われて少なくとも溝部１２ａの上部が有機膜によって閉じられた状態になるように、保護膜１６を堆積すると、後の配線形成が容易になる。尚、有機膜で溝部１２ａを埋めなくてもよく、保護膜１６が無機膜のみであってもよい。
　保護膜１６の無機膜は、反射防止膜として機能するＳｉＮ膜が好適であり、その厚さは入射光の波長の１／４に設定することが好適である。８００ｎｍ波長帯のＧａＡｓ光半導体の場合には、例えば０．１μｍの厚さのＳｉＮ膜が好適である。保護膜１６は、接続孔２１ａ等にも堆積され、接続孔２１ａ等の側壁及び底部が覆われる。
　次に、図７に示すように、接続孔２１ａ，２１ｂ等の底部の保護膜１６と、半導体積層部２０の表面の保護膜１６の一部を除去する（保護膜除去工程）。例えば、フォトレジストをエッチングマスクとして複数の接続孔２１ａ，２１ｂ等の底部と複数の半導体積層部２０の表面の所定の領域の保護膜１６をドライエッチングする。
　保護膜除去工程により、複数の接続孔２１ａ，２１ｂ等に第１半導体層２０ａを露出させると共に、半導体積層部２０の表面（第３半導体層２０ｃの表面）の一部を露出させて配線接続部２２ａ，２２ｂ等を夫々形成する。接続孔２１ａ等に対してエッチングマスクの許容範囲内のアライメントずれであれば、接続孔２１ａ等の底部の保護膜１６が除去され、側壁の保護膜１６は残る。
　そして、隣接する光半導体素子のうちの一方の接続孔を介して、この光半導体素子の第１半導体層と他方の光半導体素子の半導体積層部の表面を接続する配線を形成する（配線形成工程）ことにより、図２の光半導体アレイ１Ａが得られる。例えば、ＴｉやＣｒなどの密着層とＡｕ等の金属層からなる配線材料を堆積し、フォトレジストをエッチングマスクとして配線材料の一部をドライエッチングにより除去して配線１４ａ～１４ｃと配線端子１５ａ，１５ｂを形成する。接続孔２１ａ等に対してエッチングマスクの許容範囲内のアライメントずれであれば、接続孔２１ａ等の底部の配線材料は除去されず、配線１４ａ等が第１半導体層２０ａに接続される。
　上記以外の公知の技術（例えばリフトオフ法）によって配線１４ａ～１４ｃと配線端子１５ａ，１５ｂを形成してもよく、上記以外の配線材料（例えばＡｌ，Ｐｔ，Ａｇ等）によって配線１４ａ～１４ｃと配線端子１５ａ，１５ｂを形成してもよい。
　次に、本発明の光半導体アレイ１Ａと、特許文献１，２，４のような従来のメサエッチングによって形成された複数の光半導体素子を有する従来構造の光半導体アレイを、半導体層の厚さ等の条件をそろえて形成して比較した結果を説明する。アライメントずれは、半導体基板に平行な面内で互いに直交する第１、第２軸方向に、夫々＋／－１μｍが許容されるものとしている。また、１辺が１００μｍの正方形の受光領域Ｒ１が、溝部によって４つの正方形のフォトダイオードに分離されている。
　従来構造の光半導体アレイでは、各光半導体素子の第１半導体層より上の第２、第３半導体層を一辺が４２μｍの正方形に形成後、第１半導体層を一辺が４６μｍの正方形に形成した。これらの大きさは、第２、第３半導体層に対する第１半導体層のアライメントずれと、これらに対する配線の接続部のアライメントずれの大きさが、許容範囲内で最大の場合を考慮したものである。光半導体素子間の溝部の面積と配線によって影になる面積を合わせると３３００μｍ2程度であり、受光領域Ｒ１に占める有効面積の割合（有効面積率）は６７％であった。
　一方、本発明の光半導体アレイ１Ａでは、各光半導体素子の第１～第３半導体層２０ａ～２０ｃを一辺が４９μｍの正方形に形成した。光半導体素子間の溝部１２ａの面積と配線１４ａ～１４ｃ、配線端子１５ａ，１５ｂによって影になる面積を合わせると１２００μｍ2程度であり、有効面積率は８８％であった。
　図８に示すように、従来構造の光半導体アレイの有効面積率は６７％、本発明の構造の光半導体アレイ１Ａの有効面積率は８８％であり、光半導体アレイ１Ａの有効面積を大きくすることができた。また、受光領域Ｒ１全体に１００ｍＷの光を照射したときの出力は、従来構造の光半導体アレイの出力電流９．２ｍＡ、出力電圧３．５Ｖに対し、本発明の構造の光半導体素子アレイ１Ａでは出力電流１２．１ｍＡ、出力電圧３．５Ｖであった。
　従って、光半導体素子アレイ１Ａは、アライメントずれの許容範囲を厳しくすることなく、溝部１２ａの幅を小さくすることによって有効面積を大きくしている。そして、従来構造の光半導体アレイとくらべると、出力電流が有効面積の拡大に相当する程度増加しており、光半導体素子アレイ１Ａの出力を向上させることができている。
　実施例１の表面入射型の光半導体アレイ１Ａの一部を変更した裏面入射型の光半導体アレイ１Ｂについて説明する。
　図９、図１０は複数の光半導体素子２０としてフォトダイオードを有し、半導体基板１０側から光を入射させる裏面入射型の光半導体アレイ１Ｂを示している。尚、実施例１と同等の部分には実施例１と同じ符号を付して説明を省略する。
　配線端子２５ａは、光半導体素子１１ａの半導体積層部２０の表面の保護膜１６上に、半導体積層部２０の接続孔２１ａとその周囲と半導体積層部２０の外縁部を除いた内側領域を覆うように形成されている。そして、この配線端子２５ａの一部が、半導体積層部２０の表面の配線接続部２２ａに接続されている。配線端子２５ｂは、接続孔２１ｄを介して光半導体素子１１ｄの第１半導体層２０ａに接続されている。
　接続孔２１ａを介して光半導体素子１１ａの第１半導体層２０ａと光半導体素子１１ｂの配線接続部２２ｂを接続する配線２４ａは、配線端子２５ａと同様に、配線２４ａの一部が光半導体素子１１ｂの内側領域を覆うように形成されている。他の配線２４ｂ，２４ｃも同様に光半導体素子１１ｃ、１１ｄの内側領域を夫々覆うと共に、光半導体素子１１ｂと光半導体素子１１ｃ、光半導体素子１１ｃと光半導体素子１１ｄを夫々接続する。
　配線端子２５ａと配線２４ａ～２４ｃ配線で覆われた領域は、半導体基板１０の裏面から入射して半導体積層部２０を透過した光を反射して、再び半導体積層部２０に入射させる反射部になっている。また、受光領域Ｒ１のうちの光電変換に寄与しない領域は、溝部１２ａと接続孔２１ａ～２１ｄなので、実施例１の表面入射型の光半導体アレイ１Ａよりも有効面積を大きくすることができる。それ故、各光半導体素子１１ａ～１１ｄの受光感度を向上させて、光半導体アレイ１Ｂの出力を向上させることができる。
　裏面入射型の光半導体素子アレイ１Ｂの製造方法は、実施例１の配線形成工程において図９、図１０のように複数の半導体積層部２０の内側領域を夫々覆うように配線２４ａ～２４ｃと配線端子２５ａ，２５ｂを形成すればよい。他の工程（半導体層形成工程、素子分離工程、接続孔形成工程、保護膜堆積工程、保護膜除去工程）は実施例１と同様なので説明を省略する。
　上記光半導体アレイ１Ａ，１Ｂの作用、効果について説明する。
　光半導体アレイ１Ａ，１Ｂは、複数の光半導体素子１１ａ～１１ｄが第１半導体層２０ａに接続するための接続孔２１ａ～２１ｄを夫々有するので、第１半導体層２０ａには溝部１２ａを介して接続しない。それ故、溝部１２ａの幅を小さくすることができ、各光半導体素子１１ａ～１１ｄの第１半導体層２０ａより上の半導体層の大きさを第１半導体層２０ａと同等にすることができる。従って、光半導体アレイ１Ａ，１Ｂの複数の光半導体素子１１ａ～１１ｄの面積を夫々大きくして、光半導体素子アレイ１Ａ，１Ｂの有効面積を大きくすることができる。
　また、接続孔２１ａ～２１ｄは溝部１２ａ，１２ｂから離隔しているので、接続孔２１ａ～２１ｄの面積が光半導体素子１１ａ～１１ｄ間で同等になる。それ故、接続孔２１ａ～２１ｄによる複数の光半導体素子１１ａ～１１ｄ間の面積のばらつきを小さくすることができるので、光半導体アレイ１Ａ，１Ｂの複数の光半導体素子１１ａ～１１ｄ間の出力ばらつきの低減に有利である。
　そして、隣接する光半導体素子が配線１４ａ～１４ｃ又は配線２４ａ～２４ｃによって電気的に接続されるので、光半導体アレイ１Ａ，１Ｂの複数の光半導体素子１１ａ～１１ｄが電気的に接続される。配線１４ａ～１４ｃ，２４ａ～２４ｃは、溝部１２ａ，１２ｂから離隔した接続孔２１ａ～２１ｄを介して第１半導体層２０ａに接続されるので、接続孔２１ａ～２１ｄの許容範囲内のアライメントずれがあっても、配線１４ａ～１４ｃ，２４ａ～２４ｃと第１半導体層２０ａの接触面積のばらつきを小さくすることができる。従って、複数の光半導体素子１１ａ～１１ｄの接続孔２１ａ～２１ｄにおける配線１４ａ～１４ｃ，２４ａ～２４ｃの接触抵抗のばらつきを小さくして、複数の光半導体素子１１ａ～１１ｄの出力のばらつきを低減することができる。
　光半導体アレイ１Ａ，１Ｂの製造方法において、素子分離工程によって複数の光半導体素子１１ａ～１１ｄの半導体積積層部２０を一括して形成することができる。それ故、溝部１２ａの幅を小さくして半導体積層部２０の第１半導体層２０ａと第１半導体層２０ａより上の半導体層の大きさを同等にすることができる。そして、接続孔形成工程によって第１半導体層２０ａに到達する接続孔２１ａ～２１ｄを溝部１２ａ，１２ｂから離隔させて形成することができる。従って、光半導体アレイ１Ａ，１Ｂの複数の光半導体素子１１ａ～１１ｄの面積を夫々大きくして、光半導体素子アレイ１Ａ，１Ｂの有効面積を大きくすることができる。
　また、接続孔２１ａ～２１ｄを溝部１２ａ，１２ｂから離隔させて形成するので接続孔２１ａ～２１ｄの面積が同等になる。それ故、複数の光半導体素子１１ａ～１１ｄ間で接続孔２１ａ～２１ｄによる光半導体素子１１ａ～１１ｄの面積のばらつきを小さくすることができ、光半導体アレイ１Ａ，１Ｂの複数の光半導体素子１１ａ～１１ｄ間の出力ばらつきの低減に有利である。
　その上、保護膜堆積工程により堆積された保護膜１６の一部を保護膜除去工程により除去して、接続孔２１ａ～２１ｄの底部の第１半導体層２０ａと半導体積層部２０の表面の一部を露出させる。そして、配線形成工程により、複数の光半導体素子１１ａ～１１ｄのうちの隣接する光半導体素子の第１半導体層２０ａと半導体積層部２０の表面とを、配線１４ａ～１４ｃ又は配線２４ａ～２４ｃによって電気的に接続する。
　配線１４ａ～１４ｃ，２４ａ～２４ｃは、溝部１２ａ，１２ｂから離隔した接続孔２１ａ～２１ｄを介して第１半導体層２０ａに接続されるので、接続孔２１ａ～２１ｄの許容範囲内のアライメントずれがあっても、配線１４ａ～１４ｃ，２４ａ～２４ｃと第１半導体層２０ａの接触面積のばらつきを小さくすることができる。従って、複数の光半導体素子１１ａ～１１ｄの接続孔２１ａ～２１ｄにおける配線１４ａ～１４ｃ，２４ａ～２４ｃの接触抵抗のばらつきを小さくして、複数の光半導体素子１１ａ～１１ｄの出力のばらつきを低減することができる。
　以上、複数の光半導体素子１１ａ～１１ｄとして受光素子であるフォトダイオードを有する光半導体アレイ１Ａ，１Ｂの例を説明したが、本発明の構成は、発光ダイオード等の発光素子を有する光半導体アレイにも適用することができる。また、ｉ－ＧａＡｓ基板上に形成された光半導体アレイだけでなく、例えばＳｉ基板やＩｎＰ基板、サファイア基板等に形成された光半導体アレイにも適用することができる。
　上記実施形態では半導体積層部２０として第１～第３半導体層２０ａ～２０ｃを有するダイオード構造を説明したが、半導体積層部２０が２層又は４層以上の半導体層によって構成されてもよい。また、直列接続された複数の光半導体素子を１つの直列グループとし、複数の直列グループを有するように、又は複数の直列グループを並列接続するように光半導体アレイを形成することもできる。その他、当業者であれば、本発明の趣旨を逸脱することなく、上記実施形態に種々の変更を付加した形態で実施可能であり、本発明はその種の変更形態も包含するものである。
１Ａ，１Ｂ　：光半導体アレイ
１０　：半導体基板
１１ａ～１１ｄ　：光半導体素子
１２ａ，１２ｂ　：溝部
１４ａ～１４ｃ　：配線
１５ａ，１５ｂ　：配線端子
１６　：保護膜
２０　：半導体積層部
２０ａ　：第１半導体層
２０ｂ　：第２半導体層
２０ｃ　：第３半導体層
２１ａ～２１ｄ　：接続孔
２２ａ～２２ｄ　：配線接続部
２４ａ～２４ｃ　：配線
２５ａ，２５ｂ　：配線端子
Ｒ１　：受光領域

Claims (4)

  1. 　半導体基板と、前記半導体基板上に溝部によって分離された複数のメサ形の光半導体素子を有する光半導体アレイにおいて、
    　前記複数の光半導体素子は、前記半導体基板に接する第１半導体層を含む半導体積層部と、前記半導体積層部における前記溝部から離隔した部位に前記半導体積層部の表面から前記第１半導体層に到達する接続孔を夫々有することを特徴とする光半導体アレイ。
  2. 　前記複数の光半導体素子を電気的に接続するために、隣接する前記光半導体素子のうちの一方の前記光半導体素子の前記接続孔を介して、この光半導体素子の前記第１半導体層と他方の前記光半導体素子の前記半導体積層部の表面を接続する配線を有することを特徴とする請求項１に記載の光半導体アレイ。
  3. 　半導体基板上に溝部によって分離された複数のメサ形の光半導体素子を有する光半導体アレイの製造方法において、
    　前記半導体基板上に形成された複数の半導体層を分離する前記溝部を形成することにより、前記複数の光半導体素子の半導体積層部をアレイ状に形成する素子分離工程と、
    　前記複数の半導体積層部における前記溝部から離隔した部位に、前記半導体積層部の表面から前記半導体基板に接する第１半導体層に到達する接続孔を夫々形成する接続孔形成工程と、
    　を有することを特徴とする光半導体アレイの製造方法。
  4. 　前記溝部と前記接続孔が形成された前記半導体基板上に保護膜を堆積する保護膜堆積工程と、
    　前記保護膜の一部を除去することにより、前記第１半導体層を前記接続孔に夫々露出させると共に、前記半導体積層部の表面の一部を夫々露出させる保護膜除去工程と、
    　隣接する前記光半導体素子のうちの一方の前記光半導体素子の前記接続孔を介して、この光半導体素子の前記第１半導体層と他方の前記光半導体素子の前記半導体積層部の表面を接続する配線を形成する配線形成工程と、
    　を有することを特徴とする請求項３に記載の光半導体アレイの製造方法。
PCT/JP2020/024809 2020-06-24 2020-06-24 光半導体アレイ及び光半導体アレイの製造方法 WO2021260841A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021505941A JPWO2021260841A1 (ja) 2020-06-24 2020-06-24
US17/283,901 US20230215895A1 (en) 2020-06-24 2020-06-24 Optical semiconductor array
PCT/JP2020/024809 WO2021260841A1 (ja) 2020-06-24 2020-06-24 光半導体アレイ及び光半導体アレイの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/024809 WO2021260841A1 (ja) 2020-06-24 2020-06-24 光半導体アレイ及び光半導体アレイの製造方法

Publications (1)

Publication Number Publication Date
WO2021260841A1 true WO2021260841A1 (ja) 2021-12-30

Family

ID=79282093

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/024809 WO2021260841A1 (ja) 2020-06-24 2020-06-24 光半導体アレイ及び光半導体アレイの製造方法

Country Status (3)

Country Link
US (1) US20230215895A1 (ja)
JP (1) JPWO2021260841A1 (ja)
WO (1) WO2021260841A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0237746A (ja) * 1988-07-28 1990-02-07 Fujitsu Ltd 半導体装置
JP2001144278A (ja) * 1999-11-12 2001-05-25 Nippon Sheet Glass Co Ltd 受光素子アレイ
JP2003249675A (ja) * 2002-02-26 2003-09-05 Sumitomo Electric Ind Ltd 受光素子アレイ
JP2011258691A (ja) * 2010-06-08 2011-12-22 Kyosemi Corp 受光素子アレイ
JP2014165224A (ja) * 2013-02-21 2014-09-08 Nippon Telegr & Teleph Corp <Ntt> 光半導体装置および光半導体装置の製造方法
US20140319642A1 (en) * 2010-01-19 2014-10-30 Osi Optoelectronics Wavelength Sensitive Sensor Photodiodes

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4160881B2 (ja) * 2003-08-28 2008-10-08 松下電器産業株式会社 半導体発光装置、発光モジュール、照明装置、および半導体発光装置の製造方法
JP4728788B2 (ja) * 2005-12-05 2011-07-20 ローム株式会社 半導体発光素子
JP6398409B2 (ja) * 2014-07-16 2018-10-03 三菱電機株式会社 受光素子

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0237746A (ja) * 1988-07-28 1990-02-07 Fujitsu Ltd 半導体装置
JP2001144278A (ja) * 1999-11-12 2001-05-25 Nippon Sheet Glass Co Ltd 受光素子アレイ
JP2003249675A (ja) * 2002-02-26 2003-09-05 Sumitomo Electric Ind Ltd 受光素子アレイ
US20140319642A1 (en) * 2010-01-19 2014-10-30 Osi Optoelectronics Wavelength Sensitive Sensor Photodiodes
JP2011258691A (ja) * 2010-06-08 2011-12-22 Kyosemi Corp 受光素子アレイ
JP2014165224A (ja) * 2013-02-21 2014-09-08 Nippon Telegr & Teleph Corp <Ntt> 光半導体装置および光半導体装置の製造方法

Also Published As

Publication number Publication date
US20230215895A1 (en) 2023-07-06
JPWO2021260841A1 (ja) 2021-12-30

Similar Documents

Publication Publication Date Title
TWI589029B (zh) Optoelectronic components and methods of making optoelectronic components
JPH1075014A (ja) 不動態化垂直空洞面発光レーザ
JP5630213B2 (ja) 光検出素子
JPWO2018037725A1 (ja) ファブリペロー干渉フィルタ
KR102044732B1 (ko) 모놀리식 다이오드 레이저 어레인지먼트
US6310381B1 (en) Photoelectric conversion element and method for manufacturing the same
KR102508597B1 (ko) 패브리 페로 간섭 필터
US6862309B2 (en) Passivation scheme for oxide vertical cavity surface-emitting laser
JP5394966B2 (ja) 半導体受光素子及びその製造方法
TW201830603A (zh) 半導體裝置及其製造方法
WO2021260841A1 (ja) 光半導体アレイ及び光半導体アレイの製造方法
US20160284876A1 (en) Semiconductor optical device
JP2013540365A (ja) オプトエレクトロニクス素子及びその製造方法
JPWO2020027296A1 (ja) 面発光レーザ装置
US10157812B2 (en) Semiconductor device and method of manufacturing the same
JP2021009999A (ja) 面発光レーザおよびその製造方法
JP2017143143A (ja) 光検出器
JP4109159B2 (ja) 半導体受光素子
JP6089953B2 (ja) Ｉｉｉ−ｖ化合物半導体素子を作製する方法
JPH08125270A (ja) 積層型半導体レーザ
JP2928163B2 (ja) 半導体装置の製造方法
WO2019026943A1 (ja) 光半導体素子の製造方法および光半導体素子
JP4355909B2 (ja) 半導体素子およびその製造方法
WO2022220088A1 (ja) 面発光レーザ装置
JP2008042165A (ja) 面発光型半導体レーザおよびその製造方法

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2021505941

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20941527

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20941527

Country of ref document: EP

Kind code of ref document: A1