JP2570424B2 - 半導体受光素子 - Google Patents
半導体受光素子Info
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- JP2570424B2 JP2570424B2 JP1167466A JP16746689A JP2570424B2 JP 2570424 B2 JP2570424 B2 JP 2570424B2 JP 1167466 A JP1167466 A JP 1167466A JP 16746689 A JP16746689 A JP 16746689A JP 2570424 B2 JP2570424 B2 JP 2570424B2
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- light receiving
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体受光素子に関し、特にコヒーレント光
通信システムの主構成要素となる半導体受光素子の改良
に関する。
通信システムの主構成要素となる半導体受光素子の改良
に関する。
（従来の技術） コヒーレント光通信システムは、光の周波数や位相情
報を用いており、直接検波システムと比べて理論上10〜
20dBの感度改善が見込まれるので将来の光通信システム
として有望視されている。その中で、デュアルバランス
型受光素子は局発光強度雑音の抑圧が可能となるから、
コヒーレント光通信用受光素子として期待されている。
報を用いており、直接検波システムと比べて理論上10〜
20dBの感度改善が見込まれるので将来の光通信システム
として有望視されている。その中で、デュアルバランス
型受光素子は局発光強度雑音の抑圧が可能となるから、
コヒーレント光通信用受光素子として期待されている。
局発光強度雑音をより効果的に抑圧するためには、デ
ュアルバランス型受光素子を構成する２つのフォトダイ
オードの受光電流振幅と遅延時間が等しいことが重要で
ある。そのためには２つのフォトダイオードの量子効率
・容量・暗電流等の特性を等しくする必要がある。さら
に、デュアルバランス型受光素子を高速で動作させるに
は、入力容量を低減させる必要がある。
ュアルバランス型受光素子を構成する２つのフォトダイ
オードの受光電流振幅と遅延時間が等しいことが重要で
ある。そのためには２つのフォトダイオードの量子効率
・容量・暗電流等の特性を等しくする必要がある。さら
に、デュアルバランス型受光素子を高速で動作させるに
は、入力容量を低減させる必要がある。
これまでの報告例として、B.L.Kasperらによりエレク
トロニクス・レターズ誌（Electronics Letters,vol.2
2,NO.8,pp.413−415,1986）に発表された構造、またO.W
adaらにより同誌（Electronics Letters,vol.24,NO.9,P
P.514−516,1988）に発表された構造がある。
トロニクス・レターズ誌（Electronics Letters,vol.2
2,NO.8,pp.413−415,1986）に発表された構造、またO.W
adaらにより同誌（Electronics Letters,vol.24,NO.9,P
P.514−516,1988）に発表された構造がある。
Kasperらの提案になるデュアルバランス型受光素子
は、特性がそろった２つのpinフォトダイオードを用い
ているが、個別素子のハイブリッド実装であるため、パ
ッケージ容量などの寄生容量が存在し、入力容量は1.2p
Fと大きい。このためCR帯域によりその動作速度は1Gp/s
程度に制限されていた。
は、特性がそろった２つのpinフォトダイオードを用い
ているが、個別素子のハイブリッド実装であるため、パ
ッケージ容量などの寄生容量が存在し、入力容量は1.2p
Fと大きい。このためCR帯域によりその動作速度は1Gp/s
程度に制限されていた。
一方、Wadaらの提案構造は、この問題点を解決するた
めに２つのpinダイオードを同一基板上にモノリシック
集積することを試み、0.3pFの低容量化と量子効率のば
らつき±1.5％を得、4.2Gb/sの動作速度まで−15dB以上
の局発光強度雑音の抑圧を実現した。
めに２つのpinダイオードを同一基板上にモノリシック
集積することを試み、0.3pFの低容量化と量子効率のば
らつき±1.5％を得、4.2Gb/sの動作速度まで−15dB以上
の局発光強度雑音の抑圧を実現した。
（発明が解決しようとする課題） しかしながら、Wadaらの従来構造においては、モノリ
シック集積により容量の低減を図りながら容量と量子効
率の均一化を実現しているものの、暗電流のばらつきが
大きいという欠点があった。
シック集積により容量の低減を図りながら容量と量子効
率の均一化を実現しているものの、暗電流のばらつきが
大きいという欠点があった。
逆方向電圧10Vにおける２つのフォトダイオードの暗
電流は120nAと3.8nAであり、この差はおもに分離溝を流
れるリーク電流による。この従来例では、半絶縁性InP
基板に達する分離溝を形成し、その上をSiNxからなる保
護膜で覆い素子分離を行っているが、InPとSiNxの界面
は電気的に不安定であり界面準位を介して電流が流れや
すいことが主な原因である。フォトダイオードの暗電流
にばらつきがあると、局発光強度雑音の抑圧が不十分と
なり、受信感度の劣化が生じる。
電流は120nAと3.8nAであり、この差はおもに分離溝を流
れるリーク電流による。この従来例では、半絶縁性InP
基板に達する分離溝を形成し、その上をSiNxからなる保
護膜で覆い素子分離を行っているが、InPとSiNxの界面
は電気的に不安定であり界面準位を介して電流が流れや
すいことが主な原因である。フォトダイオードの暗電流
にばらつきがあると、局発光強度雑音の抑圧が不十分と
なり、受信感度の劣化が生じる。
さらに、この従来構造では、２つのフォトダイオード
がモノリシックに集積されているものの信号増幅用トラ
ンジスタとのハイブリッド実装であるため、フォトダイ
オードとトランジスタを結ぶリード線による寄生容量が
存在して、更なる低入力容量化が困難であった。
がモノリシックに集積されているものの信号増幅用トラ
ンジスタとのハイブリッド実装であるため、フォトダイ
オードとトランジスタを結ぶリード線による寄生容量が
存在して、更なる低入力容量化が困難であった。
本発明の目的は、これらの欠点を除去し、２つのフォ
トダイオードの暗電流が少なく且つ等しく、入力容量が
小さな高速で高感度な半導体受光素子を提供することに
ある。
トダイオードの暗電流が少なく且つ等しく、入力容量が
小さな高速で高感度な半導体受光素子を提供することに
ある。
（課題を解決するための手段） 前述の課題を解決するために本発明の半導体受光素子
は、InP系半導体からなる２個のフォトダイオードが半
絶縁性InP基板上に電気的に直列になるように配線で接
続され、かつ前記２個のフォトダイオードの間に前記半
絶縁性InP基板に達する素子分離領域が形成され、前記
素子分離領域上にはGaAsまたはAlGaAsからなる高抵抗半
導体層が形成され、前記高抵抗半導体層上にはGaAsまた
はAlGaAsからなるトランジスタを含む電子回路が集積形
成され、該電子回路は前記２個のフォトダイオードから
の差分信号を増幅する機能を有することを特徴とするも
のである。
は、InP系半導体からなる２個のフォトダイオードが半
絶縁性InP基板上に電気的に直列になるように配線で接
続され、かつ前記２個のフォトダイオードの間に前記半
絶縁性InP基板に達する素子分離領域が形成され、前記
素子分離領域上にはGaAsまたはAlGaAsからなる高抵抗半
導体層が形成され、前記高抵抗半導体層上にはGaAsまた
はAlGaAsからなるトランジスタを含む電子回路が集積形
成され、該電子回路は前記２個のフォトダイオードから
の差分信号を増幅する機能を有することを特徴とするも
のである。
（作用） InPとGaAsまたはAlGaAsの界面は電気的に安定であ
り、GaAsまたはAlGaAsとSiNxの界面も電気的に安定であ
る。上述のように、本発明では半絶縁性InP基板に達す
る素子分離領域上にGaAsまたはAlGaAsからなる高抵抗半
導体層を形成しているので、InPの界面準位を介しての
電流がなくなり、フォダイオードの暗電流が少なくかつ
等しくなる。さらに、素子分離領域上に信号増幅用トラ
ンジスタを含む電子回路をモノリシックに集積している
ので、フォトダイオードとトランジスタ間の寄生容量を
除去でき、入力容量の低減ができる。したがって、高速
で高感度なデュアルバランス型受光素子が実現できる。
り、GaAsまたはAlGaAsとSiNxの界面も電気的に安定であ
る。上述のように、本発明では半絶縁性InP基板に達す
る素子分離領域上にGaAsまたはAlGaAsからなる高抵抗半
導体層を形成しているので、InPの界面準位を介しての
電流がなくなり、フォダイオードの暗電流が少なくかつ
等しくなる。さらに、素子分離領域上に信号増幅用トラ
ンジスタを含む電子回路をモノリシックに集積している
ので、フォトダイオードとトランジスタ間の寄生容量を
除去でき、入力容量の低減ができる。したがって、高速
で高感度なデュアルバランス型受光素子が実現できる。
（実施例） 次に図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図（ａ）は本発明の第１の実施例の主要部を示す
受光素子の斜視図、第１図（ｂ）は等価回路、第１図
（ｃ）は第１図（ａ）のＡ−Ａ線断面図である。
受光素子の斜視図、第１図（ｂ）は等価回路、第１図
（ｃ）は第１図（ａ）のＡ−Ａ線断面図である。
この実施例では、FeドープのInPからなる半絶縁性半
導体基板10上に選択的に形成された半導体層である第
１、第２のバッファ層11,12、光吸収層13、ウインドウ
層14を含んでなるpinフォトダイオードの間に、半絶縁
性InP基板10に達する素子分離領域があり、素子分離領
域上にGaAsまたはAlGaAsからなる高抵抗半導体層が形成
され、高抵抗半導体層上にGaAsまたはAlGaAsからなるト
ランジスタを含む電子回路が集積されているものであ
る。
導体基板10上に選択的に形成された半導体層である第
１、第２のバッファ層11,12、光吸収層13、ウインドウ
層14を含んでなるpinフォトダイオードの間に、半絶縁
性InP基板10に達する素子分離領域があり、素子分離領
域上にGaAsまたはAlGaAsからなる高抵抗半導体層が形成
され、高抵抗半導体層上にGaAsまたはAlGaAsからなるト
ランジスタを含む電子回路が集積されているものであ
る。
次に、この実施例の製造方法について説明する。
Feドープの半絶縁性InP基板10上に、液相成長法また
は気相成長法または分子線成長法によりｎ−InPからな
る第１のバッファ層11（厚さ1.0μｍ、キャリア濃度１
×1017cm-3）ｎ−InPからなる第２バッファ層12（厚さ
0.5μｍ、キャリア濃度５×1015cm-3）、ｎ−In0.47Ga
0.53Asからなる光吸収層13（厚さ2.5μｍ、キャリア濃
度５×1015cm-3）InPからなるウインドウ層14（厚さ1.0
μｍ、キャリア濃度１×1016cm-3）を成長させる。次
に、選択エッチング技術により、ウインドウ層14・光吸
収層13・第２のバッファ層12・第１のバッファ層11を除
去して素子分離領域15を形成する。この時、InPのエッ
チングには塩酸・燐酸の混合液をInGaAsには硫酸・過酸
化水素水・水の混合液が用いられる。さらに、MOVPE法
またはMBE法を用いて素子分離領域15上にGaAsまたはAlG
aAsからなる高抵抗半導体層16（厚さ5.0μｍ、ノンドー
プ）、GaAsまたはAlGaAsからなるチャネル層17（厚さ0.
3μｍ、キャリア濃度２×1017cm-3）を形成する。
は気相成長法または分子線成長法によりｎ−InPからな
る第１のバッファ層11（厚さ1.0μｍ、キャリア濃度１
×1017cm-3）ｎ−InPからなる第２バッファ層12（厚さ
0.5μｍ、キャリア濃度５×1015cm-3）、ｎ−In0.47Ga
0.53Asからなる光吸収層13（厚さ2.5μｍ、キャリア濃
度５×1015cm-3）InPからなるウインドウ層14（厚さ1.0
μｍ、キャリア濃度１×1016cm-3）を成長させる。次
に、選択エッチング技術により、ウインドウ層14・光吸
収層13・第２のバッファ層12・第１のバッファ層11を除
去して素子分離領域15を形成する。この時、InPのエッ
チングには塩酸・燐酸の混合液をInGaAsには硫酸・過酸
化水素水・水の混合液が用いられる。さらに、MOVPE法
またはMBE法を用いて素子分離領域15上にGaAsまたはAlG
aAsからなる高抵抗半導体層16（厚さ5.0μｍ、ノンドー
プ）、GaAsまたはAlGaAsからなるチャネル層17（厚さ0.
3μｍ、キャリア濃度２×1017cm-3）を形成する。
その後、チャネル層17を選択的にエッチング除去し、
FET領域18を区画する。通常のフォトリソグラフィー技
術および亜鉛拡散法を用いて、ウインドウ層14の表面か
ら選択的に亜鉛を拡散してｐ型反転領域19（拡散径30μ
ｍ）を形成する。次に、ウエハ全面にSiNxからなる保護
膜20（厚さ200nm）を形成後、AuZnからなるｐ電極21、A
uGeNiからなるｎ電極22、FETのソース電極23、ドレイン
電極24、Au/Pt/TiからなるFETのゲート電極25、Au/Tiか
らなる配線26とボンディングパッド27を形成し、半導体
受光素子が完成する。
FET領域18を区画する。通常のフォトリソグラフィー技
術および亜鉛拡散法を用いて、ウインドウ層14の表面か
ら選択的に亜鉛を拡散してｐ型反転領域19（拡散径30μ
ｍ）を形成する。次に、ウエハ全面にSiNxからなる保護
膜20（厚さ200nm）を形成後、AuZnからなるｐ電極21、A
uGeNiからなるｎ電極22、FETのソース電極23、ドレイン
電極24、Au/Pt/TiからなるFETのゲート電極25、Au/Tiか
らなる配線26とボンディングパッド27を形成し、半導体
受光素子が完成する。
このように隣接するフォトダイオードの間に半絶縁性
InP基板に達する素子分離領域を設け、素子分離領域上
にGaAsまたはAlGaAsからなる高抵抗半導体層を形成する
ことによって素子分離領域を通るpinフォトダイオード
のリーク電流がなくなる。さらに、高抵抗半導体層上に
信号増幅用電子回路をモノリシックに集積することによ
って、低入力容量化が可能である。したがって、高速で
高感度なデュアルバランス型受光素子が実現できる。
InP基板に達する素子分離領域を設け、素子分離領域上
にGaAsまたはAlGaAsからなる高抵抗半導体層を形成する
ことによって素子分離領域を通るpinフォトダイオード
のリーク電流がなくなる。さらに、高抵抗半導体層上に
信号増幅用電子回路をモノリシックに集積することによ
って、低入力容量化が可能である。したがって、高速で
高感度なデュアルバランス型受光素子が実現できる。
尚、上記の実施例においては寸法例も示したが、結晶
成長の様子は成長法・条件等で大幅に変化するからそれ
らとともに適切な寸法を採用することはいうまでもな
い。また、電極金属・配線金属の種類に関する制限はな
い。フォトダイオードに関して、pinフォトダイオード
を用いたが、MSMフォトダイオード、APD等でもよい。ト
ランジスタとしてGaAs系MESFETを用いたが変調ドープFE
T（HEMT,DMT等）、HBT,JFET,MISFET等でもよいことは勿
論である。
成長の様子は成長法・条件等で大幅に変化するからそれ
らとともに適切な寸法を採用することはいうまでもな
い。また、電極金属・配線金属の種類に関する制限はな
い。フォトダイオードに関して、pinフォトダイオード
を用いたが、MSMフォトダイオード、APD等でもよい。ト
ランジスタとしてGaAs系MESFETを用いたが変調ドープFE
T（HEMT,DMT等）、HBT,JFET,MISFET等でもよいことは勿
論である。
（発明の効果） 以上詳述したように、本発明によれば、隣接するフォ
トダイオードの間に半絶縁性InP基板に達する素子分離
領域を設け、その素子分離領域上にGaAsまたはAlGaAsか
らなる高抵抗半導体層を形成し、高抵抗半導体層上に電
子回路をモノリシックに集積することによって高速で高
感度なデュアルバランス型受光素子が実現できる。
トダイオードの間に半絶縁性InP基板に達する素子分離
領域を設け、その素子分離領域上にGaAsまたはAlGaAsか
らなる高抵抗半導体層を形成し、高抵抗半導体層上に電
子回路をモノリシックに集積することによって高速で高
感度なデュアルバランス型受光素子が実現できる。
第１図（ａ）は本発明の第１の実施例の主要部を示す受
光素子の斜視図、第１図（ｂ）は等価回路図、第１図
（ｃ）は第１図（ａ）のＡ−Ａ′線断面図である。 １…pinフォトダイオード、２…電子回路、10…半絶縁
性InP基板、11…第１のバッファ層、12…第２のバッフ
ァ層、13…光吸収層、14…ウインドウ層、15…素子分離
領域、16…高抵抗半導体層、17…チャネル層、18…FET
領域、19…ｐ形反転領域、20…保護膜、21…ｐ電極、22
…ｎ電極、23…ソース電極、24…ドレイン電極、25…ゲ
ート電極、26…配線、27…ボンディングパッド。
光素子の斜視図、第１図（ｂ）は等価回路図、第１図
（ｃ）は第１図（ａ）のＡ−Ａ′線断面図である。 １…pinフォトダイオード、２…電子回路、10…半絶縁
性InP基板、11…第１のバッファ層、12…第２のバッフ
ァ層、13…光吸収層、14…ウインドウ層、15…素子分離
領域、16…高抵抗半導体層、17…チャネル層、18…FET
領域、19…ｐ形反転領域、20…保護膜、21…ｐ電極、22
…ｎ電極、23…ソース電極、24…ドレイン電極、25…ゲ
ート電極、26…配線、27…ボンディングパッド。
Claims (1)
- 【請求項１】InP系半導体からなる２個のフォトダイオ
ードが半絶縁性InP基板上に電気的に直列になるように
配線で接続され、かつ前記２個のフォトダイオードの間
に前記半絶縁性InP基板に達する素子分離領域が形成さ
れ、前記素子分離領域上にはGaAsまたはAlGaAsからなる
高抵抗半導体層が形成され、前記高抵抗半導体層上には
GaAsまたはAlGaAsからなるトランジスタを含む電子回路
が集積形成され、該電子回路は前記２個のフォトダイオ
ードからの差分信号を増幅する機能を有することを特徴
とする半導体受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167466A JP2570424B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167466A JP2570424B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0332059A JPH0332059A (ja) | 1991-02-12 |
| JP2570424B2 true JP2570424B2 (ja) | 1997-01-08 |
Family
ID=15850201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167466A Expired - Fee Related JP2570424B2 (ja) | 1989-06-29 | 1989-06-29 | 半導体受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570424B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2663842B2 (ja) * | 1993-07-26 | 1997-10-15 | 日本電気株式会社 | 半導体受光素子 |
| US20060281789A1 (en) * | 2003-07-30 | 2006-12-14 | Kyowa Hakko Kogyo Co., Ltd | Protein kinase inhibitors |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01108764A (ja) * | 1987-10-22 | 1989-04-26 | Yokogawa Electric Corp | 絶縁膜形成方法 |
-
1989
- 1989-06-29 JP JP1167466A patent/JP2570424B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0332059A (ja) | 1991-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |