JPH03283460A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に係り、特に、電源電圧を安定化
した半導体論理集積回路に関するものである。

（従来の技術） 近年コンピュータや通信機器のキーコンポーネントとし
て大規模集積回路（ＬＳＩ）のような半導体装置が、多
用されている。情報量の増大に伴い、ＬＳＩをはじめと
する半導体装置は、益々高集積化及び高速化が図られて
いる。なかでも化合物半導体、例えば、ＩｎＰ　やＧ　
ａ　Ａ　ｓを用いたＬＳＩは、Ｓｉに比べて常温で数倍
の電子易動度をもつため、次世代の超高速デバイスとし
て必須のものとなりつつある。これらのＬＳＩは数ミリ
〜士数ミリ角の半導体基板上に電界効果型トランジスタ
や抵抗等を集積化して形成される。このうち、広く知ら
れているＧａＡｓのＬＳＩについてその説明を行う。

第１０図（ａ）は、表面のパッシベーション膜を除去し
た状態の斜視図である。また、第９図（ｂ）はこの斜視
図のＡ−Ａ’断面を示す断面図である。

電位供給線（素子に定電位を供給する電線を総称して以
下この様に呼ぶ）として、まず、電源線（以下、略称で
ＶＤＤ線という）は、ＧａＡｓ基板１上に形成された電
源用第１層配線６及び電源用第２層配線（これらで電源
線が構成される）３を金などからなるビアメタル（ｖｉ
ａ　＋ｍｅｔａｌ）　７．で接線して成る。

そしてこの電源線は、ビアメタル７□を介してパッド２
に接続されている。もう一つの電位供給線であるＧＮＤ
線も、電源線と同様に、ＧＮＤ用第用層１層配線５ＧＮ
Ｄ用第用層２層配線４下単にＧＮＤ線と称す）をビアメ
タル８□で接続して成る。これも、ビアメタル８１　を
介してパッド２に接続されている。その他、９２は素子
形成領域９１内に形成された素子例えばショットキーゲ
ート型電界効果トランジスタ（ＭＥＳＦＥＴ）であり、
１０はＳｉｎ、の層間絶縁膜である。

第１０図（ｃ）は素子形成領域９□のＢ−Ｂ’断面を示
す断面図の第１層配線までを示したものであり、素子形
成領域９１内には、信号線１１とＧＮＤ線５及び電源、
ｉ！６が平行に配置されている。このＧＮＤ線５と電源
線６は、素子形成領域９１をとり囲む電源線３及びＧＮ
Ｄ線４に夫々接続されており、そのため素子形成領域９
１は２つの領域９□１，９１□に分かれている。さらに
、ＧＮＤ線５及び電源線６からはこれらの枝線（図示せ
ず）が出ており、マトリックス状に素子形成領域９□中
の回路ブロックをとり囲み、電源及びＧＮＤ電位を各Ｍ
ＥＳＦＥＴ９２に均等に供給できるようになっている。

しかしながら、Ｇ　ａ　Ａ　ｓディジタル集積回路の場
合には単位ゲート当りの消費電流が０．１〜１０ｍＡ程
度と比較的大であるため、数千ゲート級のＬＳＩでは数
Ａ以上の電源電流が流れる。すると電位供給線自体の抵
抗に起因する電位降下が生じ、論理ゲートのノイズマー
ジン（０，１〜０．４Ｖ）とほぼ同程度の電位降下が生
ずる。第１１図に第１０図（ａ）のＢ−Ｂ’　断面に沿
ったチップ内の電位線（ｖＤＤ電位）及びＧＮＤ電位変
化の実測値を示す。このようにチップ中央部では、パッ
ド付近に比較して実効的な電源電位が２０％以上減少す
ることもあり、電位供給線において生じた僅かな電位の
変動がついには、回路の誤動作をひき起こしてしまう。

このため、一般にＧ　ａ　Ａ　ｓディジタル集積回路の
電位供給線については、出来るだけ断面積の大きい抵抗
の低い導電線を形成するようにしている。

しかし、線幅を増加させるとチップ面上における電位供
給線の占有面積が増大して高集積化が困難になるという
問題があった。

また、電位供給線の厚みを増すと、多層配線構造の場合
は下地の段差が著しくなり、例えば、配線層の厚みが２
μｓを超えてしまい、これに起因して上下配線間のショ
ートや断線が起こり易くなり製造歩留りが低下するとい
う問題があった。

（発明が解決しようとする課題） 以上述べたように、従来の半導体論理回路。

特に化合物半導体を用いた大規模集積回路では、電位供
給線、特にＧＮＤ線自体の抵抗に起因する電位浮上りに
よって、誤動作を引起こす欠点があった。また、これを
防ぐためには大変太いＧＮＤ線が要求されるため、ＬＳ
Ｉの十分な高集積化が困難になるるという問題があった
。

本発明は、この様な問題を解決したもので、電位降下を
抑え、所望の電位を素子に供給することのできる高集積
化が容易な半導体装置を提供することを目的としている
。

〔発明の構成〕

（課題を解決するための手段） 本発明は、基準電位線とこの基準電位線より低電位の電
源線を有する半導体装置に関するものであり、前記基準
電位線と前記基準電位線より低電位の電源線とをチップ
内部もしくは回路ブロック内部において２端子素子を介
して接続することを特徴としている。

例えば、半導体集積回路の内部において基準電位線であ
るＧＮＤ線とこれより高電位の電源（ＶＤＤ）線間に接
続された素子群を備える際に、このＧＮＤ線と基準電位
線より低電位の電源線（以下、ＶＳＳ線という）とを２
端子素子を介して接続する。前記２端子素子は、予めチ
ップ内に複数個形成して置き、その内の幾つかをＧＮＤ
線とＶｓｓ線との接続に選択することも可能である。

（作用） 本発明によれば、チップ内部もしくは回路ブロック内の
いかなる場所においても０■のＧＮＤ電位を作り出すこ
とができる。また、このような０電位点をチップ内に１
つもしくはそれ以上設けることにより、チップ内のＧＮ
Ｄ電位の変動幅を極めて小さく押さえることができ、そ
の結果、大規模な集積回路においても、安定した回路動
作を実現できる。

（実施例１） 以下、本発明の一実施例を、図面を参照して説明する。

第１図は、本発明の実施例１の素子内の電位供給線を示
す模式図を表わしている。本発明の特徴は、ＧＮＤ線と
ＧＮＤ線より低電位であるＶＳＳ線を抵抗を介して接続
することにある。ＧＮＤ線の面端はＯｖに固定している
。実施例１は、抵抗としてゲートメタル１２を用い、Ｇ
ＮＤ線とＶＳＳ線とをスルーホール１３を用いて接続す
る。したがってＧＮＤ電流の幾分の１かが、ＶＳＳ線に
流れ込むと共に、接続部のＧＮＤ線電位は、Ｖｓｓ電位
に引張られ、電位降下を起こすことになる。

ここで、ＧＮＤ線の総抵抗は９Ωである。ゲートメタル
接続部の両側にはそれぞれ１５個合計３０個の回路セル
９３があり、１つの回路セル９３から５ｍＡのＧＮＤ電
流電流流れ込んでいる。ゲートメタルは、たとえば、５
〜１０Ω程度の耐熱性のＷＮＸからなる。勿論、本発明
は、この材料に限らず、ＷＳｉｘ、ＷＡＩ２ｘ、ＷＳｉ
Ｎ、ＴａＷＳｉの耐熱性合金およびＴｉ／Ｐｔ／Ａｕな
る多層構造体等を用いることができる。

通常の構造では、ＧＮＤ電流とＧＮＤ線の抵抗による電
位浮上りが生じ、その電位分布は第２図（ｂ）のように
なる。この図は第１０図（ａ）のＢ−Ｂ’断面に沿って
ＧＮＤ電位を測定したものである。

電位が最も高い中央部では約１６０ｗ＋Ｖ浮上ってしま
う。ところが、実施例１のようにＧＮＤ線中央部をゲー
トメタルで接続することにより、第２図（ａ）のように
、中央の接続部のＧＮＤ電位をＯｖに引下げることがで
きる。接続部の電位は、ゲートメタルの抵抗によって容
易にコントロールすることが可能である。実施例１では
抵抗が１０Ωなるようにゲートメタルのデイメンジョン
を決定した。

第３図に示す実施例１の等価回路を示すが、接続部の抵
抗Ｒｉｎｔは、接続部をＯｖにするために。

次式が。

ｌ１ｎｔ＝　２　　・　Ｉｇ になるように決めればよい。

このように簡単な設計により、ＧＮＤ線とＶＳＳ線の接
続部をＯｖに引下げることにより、回路動作上極めて良
好な特性を得ることができる。一般に、第１図で示した
ように抵抗（ここではＧＮＤ線の抵抗）と電流源（ここ
では回路セルからのＧＮＤ電流）が、分布関数的に配置
されている場合。

ＧＮＤ電位の浮上りは、２次関数で近似できる（第２図
（ｂ）参照）。この際、最大の電位差は、トータル電流
ＩＴｙ　トータル抵抗をＲＴとすれば、で表すことがで
きる。したがって、中央部の電位が、第２図（ａ）に示
すようにＯｖに引下げられると、最大の浮上り電位差Δ
ｖｆｆｉａつは実に１／４の約４０ｍＶにすることがで
きる。この方法以外で、浮上り幅を１／４にするために
は、ＧＮＤ線の抵抗を１／４にする必要があるが、幅方
向、厚さ方向に制約の厳しいＬＳＩにおいては、この要
求は不可能に近い。

さらに、接続部の数は１つに限る必要はなく。

複数にすることも容易である。第２図（ｅ）に２ケ所で
接続した場合の電位分布図を示すと、最大浮上り電位差
Δｖ１８つは約１１１１ｍＶと１７９に減少できる。即
ち、接続数をｎとすれば が成り立ち、ドラマティックに浮上りを抑えることが可
能である。

なお、以上の構造を採用することで、若干消費電力が増
加するが、得られるメリットの方がはるかに大きい、ま
た、接続数を増しても、消費電力の増加分は変らない。

ＧＮＤ線やＶｓｓ線などの電位供給線材料としては、た
とえばＡｕやＴｉ／Ｐｔ／Ａｕの積層体が使用される。

また、接続部のＧＮＤ電位は必ずしもＯｖにしなくても
よく１回路が許容できる最小レベルに電位を引き戻すよ
うに、抵抗を設計してもよい。

一方、接続部Ｖｓｓ側では■３３電位がＧＮＤ電位によ
り若干引き上げられるが、ＶＳＳ電圧マージンを十分に
とっておくことで、この問題は回避できる。

実施例１の構造を得るためには、ゲートメタルを、ＧＮ
Ｄ線、ＶＳＳ線の直下に形成しておき、直接コンタクト
をとるだけでよい。ＧＮＤ線、　Ｖｓｓ線は、１層配線
でも、２層配線でも良い。

本来、電位供給線の直下はデッドスペースであるためこ
のように、ゲートメタルを形成しても回路レイアウトに
は影響を与えることがない。

以上の構造を採用することにより、ＬＳＩの機能歩留り
は３０％上昇した。また、チップ温度上昇による誤動作
の確率を５０％に低減できた。

（実施例２） 次に、実施例２を示す。第４図は、その半導体装置の断
面図である。抵抗として半導体基板内のイオン注入層を
利用している。ＧａＡｓ基板１上に形成されたＧＮＤ線
＋ＶＳＳ線の直下に、イオン注入層１４を形成しておき
、この注入層上に形成されたオーミックメタル１５で、
基板１上のＳｉｎ、層間絶縁膜に形成したスルーホール
１３を介して、■ｓ８線、ＧＮＤ線とイオン注入層との
コンタクトをとればよい。

（実施例３） 次に実施例３を第５図に示す。第５図は、ゲートアレイ
の方式の論理集積回路の模式図であるが、ＧＮＤ線およ
びＶｓｓ線の直下にあらかじめ抵抗Ｒｉｎｔを、チップ
内部に分散して形成しておく。

このようにすることで、チップ内部のＧＮＤ電位の変化
を小さく抑えることができる。また、使用するゲートの
位置によっては、必ずしもすべての抵抗を接続する必要
はなく抵抗をＧＮＤ線およびＶｓｓ線に接続するため層
間絶縁膜に設けるスルーホールの形成時に取捨選択をす
ることで最適化をはかることができる。

（実施例４） 次に、実施例４を第６図に示す。第４の実施例では、ス
タンダードセル方式によって構成される半導体論理集積
回路において、特定のセル内部に実施例１で示したＶｓ
ｓ線とＧＮＤ線の配置構造をとり入れている。ここでは
、クロックバッファセルを用いた例を示す。クロックバ
ッファは、ＬＳＩの動作にとって最も重要なりロック信
号の分配に用いられており、ＬＳＩ中でＧＮＤ電位の浮
上った位置にクロックバッファがあると、回路動作上致
命的な影響が出てしまう。そこで、実施例４に示すよう
にあらかじめクロックバッファをセル内に組み込んでお
くことにより、チップ中のどの位置においても安定した
クロック信号を出力することができる。これは自動レイ
アウトの自由度を増加させる点でも有効である。また、
特定のセルにのみ、この構造を採用することで、消費電
力の増加分を最小限に抑えることもできる。

（実施例５） 次に実施例５のＶｓｓ線とＧＮＤ線の配置構造を第７図
に示す、実施例１で示した構造では、抵抗（以下、プル
ダウン抵抗）の接続部でＶＳＳ線１のレベルも若干上昇
する。そこで、素子領域には接続しないＶＳＳ線２を独
立に配置した。これにより、ＶＳＳ線２にＧＮＤ電流が
流れ込んだ場合でも回路動作への影響を防ぐことができ
る。

（実施例６） 次に実施例６のＶＳＳ線とＧＮＤ線の配置構造を第８図
に示す。ＤＣＦＬ回路等では、電源が１つであるため、
ＧＮＤレベルより低電位の電源がない。そこで、ＧＮＤ
レベルをプルダウンするためにＶｓｓ電源を加えた。こ
のＶｓｓ線とＧＮＤ線とを抵抗でつなぐ。このＶｓｓ電
源は、素子には直接供給しないため、−０，５Ｖあるい
は−０，３Ｖ程度でかまわない、ＧＮＤ電位との電位差
を小さくすることで、消費電力の増加分を全消費電力の
５％程度に抑えることができた。

（実施例７） 実施例１〜６では、ＧＮＤ線とＶＳＳ線を結ぶ２端子素
子として、各種の抵抗を用いた例を挙げたが、これら抵
抗に限らず、２端子能動素子を用いることも可能である
。

第９図（ａ）は、ダイオードを用いた例。同図（ｂ）は
、ダイオードと抵抗を直列接続した例、同図（ｃ）はダ
イオードと抵抗を並列接続した例、同図（ｄ）は、ＦＥ
Ｔのゲート電極とソース電極を接続して定電流回路とし
た例。同図（ｅ）は、同図（ｄ）のＦＥＴとダイオード
を直列に接続した例である。

なお、２端子素子（２端子回路も含む）の組合せは上記
に限ることなく、第９図（ａ）乃至（ｅ）の各素子を組
合せた複合回路も本発明に適用できる。

これらの２端子能動素子はＧＮＤ線とＶｓｓ線との結合
に利用しないときは、回路素子として利用する利点があ
る。

上記実施例ではＧ　ａ　Ａ　ｓのＬＳＩについて述べた
が、本発明はこれに限るものではなく、消費電力の比較
的大きな高速用ＬＳＩの全てに適用できる。

従って、形成母材もＧ　ａ　Ａ　ｓに限ることな（Ｉｎ
ＰやＡ　Ｑ　Ｇ　ａ　Ａ　ｓ等の化合物半導体を用いる
事もできるし、また、ＳｉやＧｅ等の■族生導体につい
ても本発明は適用される。

〔発明の効果〕

以上、本発明による２端子素子を組み込んだ半導体装置
においては、チップ面積および配線構造を変えることな
しに、すなわち、チップを大型化することなしに、ＧＮ
Ｄ電位の浮上りを大幅に抑制でき、この効果は、配線の
抵抗を下げることでは得られない程大きい。

さらにこの構造は既存のプロセスを利用して、簡単に、
作ることができ、また設計も容易であるため、極めて安
定した回路動作を確保した高性能な半導体装置を安価に
実現できる。

【図面の簡単な説明】

第１図は本発明の実施例１の半導体装置の電位供給線の
配置を示す図、第２図（ａ）、（ｂ）、（ｃ）は実施例
１におけるＧＮＤ線の電位分布の実測図、第３図は実施
例１の等価回路図、第４図は実施例２の半導体装置の電
位供給線の配置を示す図、第５図は実施例３の半導体装
置の電位供給線の配置を示す図、第６図は実施例４の説
明図、第７図は実施例５の説明図、第８図は実施例６の
説明図。 第９図（ａ）乃至（ｅ）は実施例７に使われる２端子能
動素子の模式図、第１０図（ａ）は従来の半導体装置の
斜視図、同図（ｂ）はそのＡ−Ａ’断面図、同図（ｃ）
はそのＢ−Ｂ断面図、第１１図は従来のチップ内断面方
向の電位分布の実測値を示す図である。 １・・・半絶縁性Ｇ　ａ　Ａ　ｓ基板、　２・・・パッ
ド、３・・・電源用第２層配線、 ４・・・ＧＮＤ用第２層配線、 ５・・・ＧＮＤ用第１層配線、 ６・・・電源用第１層配線、７，８・・・ビアメタル、
９１・・・素子形成領域、　　９．・・・回路セル、９
□・・・ＭＥＳＦＥＴ（素子）、１０・・・層間絶縁膜
。 １１・・・信号線、　　　　　１２・・・ゲートメタル
。 １３・・・スルーホール、　　１４・・・イオン注入層
。 １５・・・オーミックメタル。

Claims (1)

【特許請求の範囲】
1. 　基準電位線とこの基準電位線より低電位の電源線を有
   する半導体装置において、前記基準電位線と前記基準電
   位線より低電位の電源線とをチップ内部もしくは回路ブ
   ロック内部において２端子素子を介して接続することを
   特徴とする半導体装置。