JPH0327568A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0327568A JPH0327568A JP16210689A JP16210689A JPH0327568A JP H0327568 A JPH0327568 A JP H0327568A JP 16210689 A JP16210689 A JP 16210689A JP 16210689 A JP16210689 A JP 16210689A JP H0327568 A JPH0327568 A JP H0327568A
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial layer
- substrate
- concentration
- bipolar
- cmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000009792 diffusion process Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 4
- 230000000694 effects Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置、特にバイポーラとＣＭＯＳの両
方を持ったプロセスで、そのバイポーラ部とＣＭＯＳ部
を分離する部分に関するものである。
方を持ったプロセスで、そのバイポーラ部とＣＭＯＳ部
を分離する部分に関するものである。
第２図は従来のバイポーラとＣＭＯＳの両方を持つ半導
体装置の構造を示した断Ｒ図である。
体装置の構造を示した断Ｒ図である。
図にかいて、（１）はＰ基板で、その上にＮのエピタキ
シャル層（２）がある。このエピタキシャル層（２）で
ＣＭＯＳ部とバイポーラ部（６）を分離する為にＰ拡散
（４）が行われる、１ 〔発明が解決しようとする課題〕 バイポーラとＣＭＯＳの両方を持つプロセスで従来のバ
イポーラ部とＯＭＯ８部を分離しているＰ拡散は以上の
様に構ｔｔｇれていたので、基板の濃度が小さい為抵抗
値が大きくなり、基板自体のインピーダンスが高くなり
ＣＭＯＳ部の貫通電流が基板の抵抗或分を介してバイポ
ーラ部に漏れ、バイボーラ部のハイゲインのアンプ等に
のってしまうことがあった。
シャル層（２）がある。このエピタキシャル層（２）で
ＣＭＯＳ部とバイポーラ部（６）を分離する為にＰ拡散
（４）が行われる、１ 〔発明が解決しようとする課題〕 バイポーラとＣＭＯＳの両方を持つプロセスで従来のバ
イポーラ部とＯＭＯ８部を分離しているＰ拡散は以上の
様に構ｔｔｇれていたので、基板の濃度が小さい為抵抗
値が大きくなり、基板自体のインピーダンスが高くなり
ＣＭＯＳ部の貫通電流が基板の抵抗或分を介してバイポ
ーラ部に漏れ、バイボーラ部のハイゲインのアンプ等に
のってしまうことがあった。
また、基板の抵抗値を下げる為に基板の濃度を大きくす
ると、基板とエピタキシャル層間の接合容量が大きくな
シ周波数特性の劣化を招いてしまうというなどの問題点
かあつｆｃｏ この発明は上記の様な問題点を解決する為になされたも
ので、バイポーラと０ １，ＩＩ Ｏ ８の両方を持つ
プロセスでバイポーラ部とＯ ｈ４ ０ ８部を完全に
分離することができるとともに周波数特性を良くする半
導体装置を得ることを目的とする。
ると、基板とエピタキシャル層間の接合容量が大きくな
シ周波数特性の劣化を招いてしまうというなどの問題点
かあつｆｃｏ この発明は上記の様な問題点を解決する為になされたも
ので、バイポーラと０ １，ＩＩ Ｏ ８の両方を持つ
プロセスでバイポーラ部とＯ ｈ４ ０ ８部を完全に
分離することができるとともに周波数特性を良くする半
導体装置を得ることを目的とする。
この発明に係る半導体装置は基板の濃度を上げ、濃度の
差のある２段のエピタキシャル層で構或したものである
。
差のある２段のエピタキシャル層で構或したものである
。
この発明に卦けるバイポーラとＣＭＯＳの両方を持つプ
ロセスで、基板は濃度を高くして抵抗値を下げるので，
Ｏｈ４０８部とバイポーラ部を完全に分離することがで
き、また、エピタキシャル層を２段にして基板に接する
方のエピタキシャル層は濃度を低くして基板とエピタキ
シャル層間の接合容量を下げるので、周波数特性がよく
なる１，〔実施例〕 以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体装置の断面図であ
る。
ロセスで、基板は濃度を高くして抵抗値を下げるので，
Ｏｈ４０８部とバイポーラ部を完全に分離することがで
き、また、エピタキシャル層を２段にして基板に接する
方のエピタキシャル層は濃度を低くして基板とエピタキ
シャル層間の接合容量を下げるので、周波数特性がよく
なる１，〔実施例〕 以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による半導体装置の断面図であ
る。
図において、（１）は濃度の高いＰ基板で、その上に第
１のエピタキシャル層（２）があり、そのＰ基板（１）
と第１のエピタキシャル層（２）の間に第２のエピタキ
シャル層（８）がある。第２のエピタキシャル層（８）
は第１のエピタキシャル層（２）に比べて濃度が小さく
なっている。エピタキシャル層（２）（８）にはＣｌ＼
４０Ｓ（６）部とバイポーラ部（６）の両方があり、こ
のＣＭＯＳ部（６）とバイボーラ部（６）の間にはＰ拡
散（４）がある。
１のエピタキシャル層（２）があり、そのＰ基板（１）
と第１のエピタキシャル層（２）の間に第２のエピタキ
シャル層（８）がある。第２のエピタキシャル層（８）
は第１のエピタキシャル層（２）に比べて濃度が小さく
なっている。エピタキシャル層（２）（８）にはＣｌ＼
４０Ｓ（６）部とバイポーラ部（６）の両方があり、こ
のＣＭＯＳ部（６）とバイボーラ部（６）の間にはＰ拡
散（４）がある。
ＣＭＯＳ部（６）で起きたスパイク電流が従来の構造で
は基板の抵抗戚分を介してバイボーラ部（６）に漏れて
、ハイゲインのアンプ等にのっていた。これを防ぐ為に
基板（１）の濃度を上げて、抵抗値を下げて、基板をロ
ーインピーダンスにした，，これによって０ １，Ｉｔ
Ｏ Ｓ部（５）で起きたスパイク電流はバイボーラ部
（６）に漏れることはなくなる１，また、従来の構造で
は基板とエピタキシャル層間の接合容量が大きくて周波
数特性が悪かった１，また上記の様に基板（１）の濃度
を上げると、一層基板をエピタキシャル層間の接合容量
が大きくなり、周波数特性の劣化を招いてしまう５，そ
こで、基板（１）ヲ第１のエピタキシャル層（２）の間
に第１のエピタキシャル層（２）よりも濃度の小さい第
２のエピタキシャル層（８）を入れ、基板とエピタキシ
ャル層の実際の接合面での濃度差を小サ＜シて、基板と
エピタキシャル層間の接合容量を小サくシて周波数特性
を良くする，， 〔発明の効果〕 以上のようにこの発明によれば、基板の濃度を下げ、基
板と第１のエピタキシャル層の間に第１のエピタキシャ
ル層よυも濃度の小さい第２のエピタキシャル層を入れ
る様に構戊したので、ＣＭＯＳとバイボーラの両方を有
するプロセスでＯ ＭＯＳｓで起きたスパイク電流がバ
イポーラ部に漏れることがなく、また周波数特性が良く
なるという効果がある。
は基板の抵抗戚分を介してバイボーラ部（６）に漏れて
、ハイゲインのアンプ等にのっていた。これを防ぐ為に
基板（１）の濃度を上げて、抵抗値を下げて、基板をロ
ーインピーダンスにした，，これによって０ １，Ｉｔ
Ｏ Ｓ部（５）で起きたスパイク電流はバイボーラ部
（６）に漏れることはなくなる１，また、従来の構造で
は基板とエピタキシャル層間の接合容量が大きくて周波
数特性が悪かった１，また上記の様に基板（１）の濃度
を上げると、一層基板をエピタキシャル層間の接合容量
が大きくなり、周波数特性の劣化を招いてしまう５，そ
こで、基板（１）ヲ第１のエピタキシャル層（２）の間
に第１のエピタキシャル層（２）よりも濃度の小さい第
２のエピタキシャル層（８）を入れ、基板とエピタキシ
ャル層の実際の接合面での濃度差を小サ＜シて、基板と
エピタキシャル層間の接合容量を小サくシて周波数特性
を良くする，， 〔発明の効果〕 以上のようにこの発明によれば、基板の濃度を下げ、基
板と第１のエピタキシャル層の間に第１のエピタキシャ
ル層よυも濃度の小さい第２のエピタキシャル層を入れ
る様に構戊したので、ＣＭＯＳとバイボーラの両方を有
するプロセスでＯ ＭＯＳｓで起きたスパイク電流がバ
イポーラ部に漏れることがなく、また周波数特性が良く
なるという効果がある。
第１図はこの発明の一実施例による半導体装置を示す断
面図、第２図は従来の半導体装置を示す断面図である，
， （１）ハ基板、（２）は第１のエピタキシャル層、（８
）は第２のエピタキシャル層、（４）はＰ拡散、（５）
ハａ ＭｏＳ部、（６）はバイポーラ部を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
面図、第２図は従来の半導体装置を示す断面図である，
， （１）ハ基板、（２）は第１のエピタキシャル層、（８
）は第２のエピタキシャル層、（４）はＰ拡散、（５）
ハａ ＭｏＳ部、（６）はバイポーラ部を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- バイポーラとＣＭＯＳの両方を持つプロセスにおいて
、バイポーラ部とＣＭＯＳ部を分離している部分で、第
１のエピタキシャル層があり、そのエピタキシャル層の
ＣＭＯＳ部とバイポーラ部の境目にＰ拡散がある。その
第１のエピタキシャル層の下に第１のエピタキシャル層
より濃度の小さい第２のエピタキシャル層がありその第
２のエピタキシャル層の下に基板がある、その基板のイ
ンピーダンスが小さくなる様に基板の濃度は大きく、第
２のエピタキシャル層と基板の間の接合容量が小さくな
る様に第２のエピタキシャル層の濃度が小さくなつてい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16210689A JPH0327568A (ja) | 1989-06-23 | 1989-06-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16210689A JPH0327568A (ja) | 1989-06-23 | 1989-06-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0327568A true JPH0327568A (ja) | 1991-02-05 |
Family
ID=15748164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16210689A Pending JPH0327568A (ja) | 1989-06-23 | 1989-06-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0327568A (ja) |
-
1989
- 1989-06-23 JP JP16210689A patent/JPH0327568A/ja active Pending
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