JPH03271845A - 記憶装置の履歴記憶回路 - Google Patents
記憶装置の履歴記憶回路Info
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- JPH03271845A JPH03271845A JP2071315A JP7131590A JPH03271845A JP H03271845 A JPH03271845 A JP H03271845A JP 2071315 A JP2071315 A JP 2071315A JP 7131590 A JP7131590 A JP 7131590A JP H03271845 A JPH03271845 A JP H03271845A
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- JP
- Japan
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- memory
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- 230000015654 memory Effects 0.000 claims abstract description 105
- 239000000284 extract Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000007246 mechanism Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
記憶装置の参照更新履歴を記憶する装置に関し、マシン
サイクルタイム毎に連続して参照更新履歴の書き込みが
可能である履歴記憶回路の実現を目的とし、 夫々がマシンサイクルタイムのｎ倍以内の書き込み時間
を要するｎ個のメモリと、前記ｎ個のメモリのアクセス
すべきアドレスを保持するアドレスレジスタと、履歴情
報を保持するデータレジスタと、前記ｎ個のメモリのう
ち前記データレジスタが保持する前記履歴情報を書き込
むメモリを順次切り換えて指定するメモリ選択部と、前
記ｎ個のメモリの出力の論理和をとるＯＲ回路とを具備
し、書き込みが指示された場合には前記メモリ選択部が
指示するメモリを選択して、アドレスレジスタが指示す
るアドレスにデータレジスタの内容を書き込み、読み出
しが指示された場合には前記ｎ個のメモリの全てがアド
レスレジスタが指示するアドレスのデータを出力し、前
記ＯＲゲートにより当該出力の論理和を読み出しデータ
として出力する構成とした。
サイクルタイム毎に連続して参照更新履歴の書き込みが
可能である履歴記憶回路の実現を目的とし、 夫々がマシンサイクルタイムのｎ倍以内の書き込み時間
を要するｎ個のメモリと、前記ｎ個のメモリのアクセス
すべきアドレスを保持するアドレスレジスタと、履歴情
報を保持するデータレジスタと、前記ｎ個のメモリのう
ち前記データレジスタが保持する前記履歴情報を書き込
むメモリを順次切り換えて指定するメモリ選択部と、前
記ｎ個のメモリの出力の論理和をとるＯＲ回路とを具備
し、書き込みが指示された場合には前記メモリ選択部が
指示するメモリを選択して、アドレスレジスタが指示す
るアドレスにデータレジスタの内容を書き込み、読み出
しが指示された場合には前記ｎ個のメモリの全てがアド
レスレジスタが指示するアドレスのデータを出力し、前
記ＯＲゲートにより当該出力の論理和を読み出しデータ
として出力する構成とした。
本発明は記憶装置のブロック単位の履歴情報を記憶する
回路に関する。
回路に関する。
仮想記憶方式を採用した情報処理装置においては、主記
憶装置等の記憶機構のページ管理のため当該記憶機構の
ブロック毎に当該ブロックのアクセス（参照あるいは更
新）の履歴を記憶する回路を設けている。近年、情報処
理装置の高速化が進み、記憶機構のアクセス時間も短縮
されてきたのに伴い、上記のような履歴記憶回路の高速
化が望まれている。
憶装置等の記憶機構のページ管理のため当該記憶機構の
ブロック毎に当該ブロックのアクセス（参照あるいは更
新）の履歴を記憶する回路を設けている。近年、情報処
理装置の高速化が進み、記憶機構のアクセス時間も短縮
されてきたのに伴い、上記のような履歴記憶回路の高速
化が望まれている。
履歴記憶回路は、例えば第４図に示すような計算機シス
テムにおいて、主記憶装置（図中のＭＳＵ）７０を制御
するメモリコントロールユニット（以下ＭＣＵとする）
６０内に設けられるものであり、当該ＭＣＵ６０の制御
機構（図示せず）の制御の下で主記憶装置７０がアクセ
スされた時にそのアクセスの履歴を記憶する。そしてＣ
ＰｔＪ８０より履歴情報の続出要求がＭＣＵ６０に送出
されると、ＭＣＵ６０の制御により履歴情報が履歴記憶
回路６１より読み出される。
テムにおいて、主記憶装置（図中のＭＳＵ）７０を制御
するメモリコントロールユニット（以下ＭＣＵとする）
６０内に設けられるものであり、当該ＭＣＵ６０の制御
機構（図示せず）の制御の下で主記憶装置７０がアクセ
スされた時にそのアクセスの履歴を記憶する。そしてＣ
ＰｔＪ８０より履歴情報の続出要求がＭＣＵ６０に送出
されると、ＭＣＵ６０の制御により履歴情報が履歴記憶
回路６１より読み出される。
第５図に示すように履歴記憶回路６１は内部のメモリに
主記憶装置７０のブロック単位で参照と更新の履歴情報
を記憶する。あるブロックに対して参照がおこなわれる
と、履歴記憶回路６１のそのブロックに対応する参照ビ
ットが“１゛にセットされ、更新が行われるとそのブロ
ックに対応する更新ビットが°１”にセットされる。
主記憶装置７０のブロック単位で参照と更新の履歴情報
を記憶する。あるブロックに対して参照がおこなわれる
と、履歴記憶回路６１のそのブロックに対応する参照ビ
ットが“１゛にセットされ、更新が行われるとそのブロ
ックに対応する更新ビットが°１”にセットされる。
計算機システムの高速化に伴い、当該システムのマシン
サイクルタイムがメモリの書き込み時間より短時間とな
ると、連続したマシンサイクルタイムで主記憶装置のア
クセスが実行された場合には単一のメモリではこれは対
処できない。
サイクルタイムがメモリの書き込み時間より短時間とな
ると、連続したマシンサイクルタイムで主記憶装置のア
クセスが実行された場合には単一のメモリではこれは対
処できない。
そこで履歴記憶装置のメモリを複数のメモリバンクに分
けて、メモリインタリーブ方式を用いて上記の履歴の高
速化を図っている。しかし、この方式では一つのメモリ
バンクに連続してアクセスが行われる場合や同じアドレ
スに連続して行われる場合には、先行するアクセスが終
了しなければ後続のアクセスが行えないという問題点が
生じていた。
けて、メモリインタリーブ方式を用いて上記の履歴の高
速化を図っている。しかし、この方式では一つのメモリ
バンクに連続してアクセスが行われる場合や同じアドレ
スに連続して行われる場合には、先行するアクセスが終
了しなければ後続のアクセスが行えないという問題点が
生じていた。
本発明は上記の問題点に鑑み、マシンサイクルタイム毎
に連続して履歴の書き込みが可能である履歴記憶回路の
実現を目的とする。
に連続して履歴の書き込みが可能である履歴記憶回路の
実現を目的とする。
上記の課題を解決するために、本発明の履歴記憶回路は
第１図の原理構成図に示すように、上位制御装置の制御
の下で、記憶装置のブロック単位の履歴情報を記憶する
履歴記憶回路であって、 夫々がマシンサイクルタイムのｎ倍以内の書き込み時間
を要するｎ個（ｎは２以上の整数）のメモリ１と、 前記ｎ個のメモリ１のアクセスすべきアドレスを保持す
るアドレスレジスタ２と、 履歴情報を保持するデータレジスタ３と、前記ｎ個のメ
モリ１のうち、前記データレジスタ３が保持する前記履
歴情報を書き込むメモリ１を前記マシンサイクルタイム
単位で順次切り換えて指定するメモリ選択部４と、 前記ｎ個のメモリ１の出力の論理和をとるＯＲ回路５と
を具備し、 書き込みが指示された場合には前記メモリ選択部４が指
示するメモリ１を選択して、前記アドレスレジスタ２が
指定するアドレスにデータレジスタ３の内容を書き込み
、 読み出しが指示された場合には前記ｎ個のメモリ１の全
てについて前記アドレスレジスタ４が指定するアドレス
のデータを出力し、前記ＯＲゲート５により当該出力の
論理和を読み出しデータとして出力する構成とした。
第１図の原理構成図に示すように、上位制御装置の制御
の下で、記憶装置のブロック単位の履歴情報を記憶する
履歴記憶回路であって、 夫々がマシンサイクルタイムのｎ倍以内の書き込み時間
を要するｎ個（ｎは２以上の整数）のメモリ１と、 前記ｎ個のメモリ１のアクセスすべきアドレスを保持す
るアドレスレジスタ２と、 履歴情報を保持するデータレジスタ３と、前記ｎ個のメ
モリ１のうち、前記データレジスタ３が保持する前記履
歴情報を書き込むメモリ１を前記マシンサイクルタイム
単位で順次切り換えて指定するメモリ選択部４と、 前記ｎ個のメモリ１の出力の論理和をとるＯＲ回路５と
を具備し、 書き込みが指示された場合には前記メモリ選択部４が指
示するメモリ１を選択して、前記アドレスレジスタ２が
指定するアドレスにデータレジスタ３の内容を書き込み
、 読み出しが指示された場合には前記ｎ個のメモリ１の全
てについて前記アドレスレジスタ４が指定するアドレス
のデータを出力し、前記ＯＲゲート５により当該出力の
論理和を読み出しデータとして出力する構成とした。
本発明では上記の構成により、履歴情報はメモリ選択部
４が指示するメモリ１に書き込まれる。
４が指示するメモリ１に書き込まれる。
このメモリ選択部４により書き込むメモリ１を順次切り
換えることにより、マシンサイクルタイム毎に連続して
同一のメモリに書き込みが行われることはなくなる。
換えることにより、マシンサイクルタイム毎に連続して
同一のメモリに書き込みが行われることはなくなる。
従って連続して書き込みが行われても、それぞれの書き
込みが別々のメモリに対して行われるため、先行する履
歴情報の書き込みが終わらなくても次のマシンサイクル
タイムで後続の履歴情報の書き込みを行うことが可能と
なる。
込みが別々のメモリに対して行われるため、先行する履
歴情報の書き込みが終わらなくても次のマシンサイクル
タイムで後続の履歴情報の書き込みを行うことが可能と
なる。
読み出し時にはメモリ１の全てについてアクセスしてア
ドレスレジスタ２により指定されるアドレスのデータを
出力し、ＯＲ回路５でこの論理和をとって履歴情報とし
て出力する。これは記憶装置のあるブロックにアクセス
が行われた場合は、ｎ個のメモリ１のうち何れかには当
該ブロックに対応するアドレスに履歴情報が書き込まれ
ているので、それらの論理和をとれば履歴情報を得るこ
とが出来る。
ドレスレジスタ２により指定されるアドレスのデータを
出力し、ＯＲ回路５でこの論理和をとって履歴情報とし
て出力する。これは記憶装置のあるブロックにアクセス
が行われた場合は、ｎ個のメモリ１のうち何れかには当
該ブロックに対応するアドレスに履歴情報が書き込まれ
ているので、それらの論理和をとれば履歴情報を得るこ
とが出来る。
〔実施例〕
第２図および第３図を用いて本発明の一実施例を説明す
る。
る。
第２図は本発明の一実施例の履歴記憶回路の構成図であ
り、第３図は第２図の履歴記憶回路の動作を示すタイム
チャートである。
り、第３図は第２図の履歴記憶回路の動作を示すタイム
チャートである。
本実施例の履歴記憶回路は第４図に示した計算機システ
ムに設けられるもので、ＭＣＵ６０の図示しない制御機
構の制御の下で、主記憶装置７０のブロック毎の参照履
歴と更新履歴を記憶するものである。ＭＣＵ６０の制御
機構は主記憶装置７０のあるブロックに対して参照か更
新が行われた場合には、該ブロックに対応する本実施例
の履歴記憶回路のメモリのアドレスを生成すると共に、
書き込み指示信号、参照信号、更新信号を履歴記憶回路
に送出する。そして参照履歴または更新履歴を読み出す
際には読み出し信号を履歴記憶回路に送出する。
ムに設けられるもので、ＭＣＵ６０の図示しない制御機
構の制御の下で、主記憶装置７０のブロック毎の参照履
歴と更新履歴を記憶するものである。ＭＣＵ６０の制御
機構は主記憶装置７０のあるブロックに対して参照か更
新が行われた場合には、該ブロックに対応する本実施例
の履歴記憶回路のメモリのアドレスを生成すると共に、
書き込み指示信号、参照信号、更新信号を履歴記憶回路
に送出する。そして参照履歴または更新履歴を読み出す
際には読み出し信号を履歴記憶回路に送出する。
第２図の履歴記憶回路では参照履歴を保持するデータレ
ジスタ３１および参照履歴が書き込まれる３個のメモリ
１１−０．１１−１．１１〜２（第１のメモリ群１１）
と、更新履歴を保持するデータレジスタ３２および更新
履歴が書き込まれる３個のメモリ１２０．１２−Ｌ１２
−２ （第２のメモリ群１２）とをそれぞれ独立に設け
ている。
ジスタ３１および参照履歴が書き込まれる３個のメモリ
１１−０．１１−１．１１〜２（第１のメモリ群１１）
と、更新履歴を保持するデータレジスタ３２および更新
履歴が書き込まれる３個のメモリ１２０．１２−Ｌ１２
−２ （第２のメモリ群１２）とをそれぞれ独立に設け
ている。
それぞれのメモリはマシンサイクルタイムの３倍以内の
ライトサイクルタイムを要する同一容量のＲＡＭである
。
ライトサイクルタイムを要する同一容量のＲＡＭである
。
そしてメモリ選択回路４には書き込み指示信号によりカ
ウントする３進カウンタ４１が接続されており、この３
進カウンタの保持する値゛Ｏ゛、“ｌ＋、＋２＋ と参
照信号および更新信号の値によってメモリ選択回路４は
データを書き込むメモリを選択する。即ち参照データが
書き込まれる場合は第１のメモリ群１１を、更新データ
が書き込まれる場合は第２のメモリ群１２を指示する。
ウントする３進カウンタ４１が接続されており、この３
進カウンタの保持する値゛Ｏ゛、“ｌ＋、＋２＋ と参
照信号および更新信号の値によってメモリ選択回路４は
データを書き込むメモリを選択する。即ち参照データが
書き込まれる場合は第１のメモリ群１１を、更新データ
が書き込まれる場合は第２のメモリ群１２を指示する。
また３進カウンタの保持する値’Ｏ’、’１″、“２゛
によりメモリ１１−０あるいは１２−０．１１−１ある
いは１２−１．１１−２あるいは１２−２のうち書き込
みを行うメモリを選択する。また読み出し信号が入力さ
れた場合にはメモリ選択回路４は全てのメモリに対して
データ読み出しを指示する。
によりメモリ１１−０あるいは１２−０．１１−１ある
いは１２−１．１１−２あるいは１２−２のうち書き込
みを行うメモリを選択する。また読み出し信号が入力さ
れた場合にはメモリ選択回路４は全てのメモリに対して
データ読み出しを指示する。
データレジスタ３１．３２はそれぞれ参照かあるいは更
新が行われた際に値“１″を保持するものである。
新が行われた際に値“１″を保持するものである。
アドレスレジスタ２は全てのメモリについて共通のもの
であってＭＣＵの制御機構によって生成酸されたアドレ
スを保持するものである。
であってＭＣＵの制御機構によって生成酸されたアドレ
スを保持するものである。
次に第３図のタイムチャートにより本実施例の動作を説
明する。
明する。
マシンサイクルタイム１で書き込み信号が送出されると
ると、メモリ選択回路４は参照信号か更新信号かを判別
してメモリ群を選択すると共に、３進カウンタ４１の示
すメモリに対して書き込み指示信号を送出する。例えば
書き込み信号と参照信号が入力されたとき３進カウンタ
４１の値が°０”である場合はメモリ１１−〇に書き込
み指示信号が送出される。またアドレスレジスタ２には
参照または更新が行われた記憶装置のブロックに対応す
るメモリのアドレスが書き込まれ、書き込みが指示され
たメモリはアドレスレジスタが示すアドレスにデータレ
ジスタ３１のデータを取り込んで書き込む。（ライトア
クセス）。この書き込みによりメモリ１１−０はマシン
サイクルタイム３までビジー状態となる。
ると、メモリ選択回路４は参照信号か更新信号かを判別
してメモリ群を選択すると共に、３進カウンタ４１の示
すメモリに対して書き込み指示信号を送出する。例えば
書き込み信号と参照信号が入力されたとき３進カウンタ
４１の値が°０”である場合はメモリ１１−〇に書き込
み指示信号が送出される。またアドレスレジスタ２には
参照または更新が行われた記憶装置のブロックに対応す
るメモリのアドレスが書き込まれ、書き込みが指示され
たメモリはアドレスレジスタが示すアドレスにデータレ
ジスタ３１のデータを取り込んで書き込む。（ライトア
クセス）。この書き込みによりメモリ１１−０はマシン
サイクルタイム３までビジー状態となる。
続いてサイクルタイム２に参照データの書き込み要求が
生じると、入力される書き込み指示信号によりｎ進カウ
ンタ４１がインクリメントされて（直１となり、メモリ
選択回路４はメモ１月１−１に書き込み指示信号を送出
し、上記と同様にしてメモ１月１−１に履歴情報が書き
込まれる。
生じると、入力される書き込み指示信号によりｎ進カウ
ンタ４１がインクリメントされて（直１となり、メモリ
選択回路４はメモ１月１−１に書き込み指示信号を送出
し、上記と同様にしてメモ１月１−１に履歴情報が書き
込まれる。
このように書き込み要求が生じる度に書き込み指示信号
によりｎ進カウンタをインクリメントして、履歴情報を
書き込むメモリを切り替える。
によりｎ進カウンタをインクリメントして、履歴情報を
書き込むメモリを切り替える。
第３図の例に示すようにマシンサイクルタイム１でメモ
リ１１−０に、マシンサイクルタイム２でメモＩＪＩＩ
−１に、マシンサイクルタイム３でメモリ１１−２に参
照データの書き込みが行われて、マシンサイクルタイム
４で４回目の参照データの書き込みが要求された場合は
、既にメモ１月ｌ−〇は書き込みが終了されてビジー状
態が解除されているため、メモリ１１−０にデータレジ
スタ３中の履歴情報を書き込むことが可能となっている
。
リ１１−０に、マシンサイクルタイム２でメモＩＪＩＩ
−１に、マシンサイクルタイム３でメモリ１１−２に参
照データの書き込みが行われて、マシンサイクルタイム
４で４回目の参照データの書き込みが要求された場合は
、既にメモ１月ｌ−〇は書き込みが終了されてビジー状
態が解除されているため、メモリ１１−０にデータレジ
スタ３中の履歴情報を書き込むことが可能となっている
。
読み出し要求が生じた場合においては、メモリ選択回路
４は全てのメモリに対して読み出し指示信号を送出し、
各メモリからアドレスレジスタ２が示すアドレスのデー
タが読み出される（リードアクセス）。そして第１のメ
モリ群１１略こ格納された参照データはＯＲ回路５１に
、第２のメモリ群１２に格納された更新データはＯＲ回
路５２に入力されて、それぞれ論理和を取ったデータが
当該アドレスに対応する主記憶装置のブロックの参照デ
ータおよび更新データとして出力される。
４は全てのメモリに対して読み出し指示信号を送出し、
各メモリからアドレスレジスタ２が示すアドレスのデー
タが読み出される（リードアクセス）。そして第１のメ
モリ群１１略こ格納された参照データはＯＲ回路５１に
、第２のメモリ群１２に格納された更新データはＯＲ回
路５２に入力されて、それぞれ論理和を取ったデータが
当該アドレスに対応する主記憶装置のブロックの参照デ
ータおよび更新データとして出力される。
以上説明したように、本発明によれば、書き込むメモリ
を順次切り替えることにより、連続した参照更新履歴情
報の書き込みが行われる場合でも毎マシンサイクルタイ
ムで可能となるため、高速の計算機システムにおいても
使用できる履歴記憶回路が実現できる。
を順次切り替えることにより、連続した参照更新履歴情
報の書き込みが行われる場合でも毎マシンサイクルタイ
ムで可能となるため、高速の計算機システムにおいても
使用できる履歴記憶回路が実現できる。
第１図は本発明の履歴記憶回路の原理構成図、第２図は
本発明の履歴記憶回路の一実施例の構成を示すブロック
図、 第３図は本発明の一実施例の動作を示すタイムチャート
、 第４図は履歴記憶回路を用いる計算機システムの一例を
示す構成図、 第５図は主記憶装置のブロックと履歴記憶回路のメモリ
との対応関係を示す図である。 図において、 １ ・・・ メモリ、 ２ ・・・ アドレスレジスタ、 ３ ・・・ データレジスタ、 ４ ・・・ メモリ選択回路、 ５ ・・・ ＯＲ回路。 ４Ｐ照−斬履歴記４走回路五言貯す乙記算機ンステムｎ
−佼１製示オ口Ｙ 今 閃 ＭＳＬＩ四 ＊、Ｊｉｆｆｉｃ−１ｔＵ３ａ メｕ 王１図 茅 図
本発明の履歴記憶回路の一実施例の構成を示すブロック
図、 第３図は本発明の一実施例の動作を示すタイムチャート
、 第４図は履歴記憶回路を用いる計算機システムの一例を
示す構成図、 第５図は主記憶装置のブロックと履歴記憶回路のメモリ
との対応関係を示す図である。 図において、 １ ・・・ メモリ、 ２ ・・・ アドレスレジスタ、 ３ ・・・ データレジスタ、 ４ ・・・ メモリ選択回路、 ５ ・・・ ＯＲ回路。 ４Ｐ照−斬履歴記４走回路五言貯す乙記算機ンステムｎ
−佼１製示オ口Ｙ 今 閃 ＭＳＬＩ四 ＊、Ｊｉｆｆｉｃ−１ｔＵ３ａ メｕ 王１図 茅 図
Claims (2)
- （１）上位制御装置の制御の下で、記憶装置のブロック
単位の履歴情報を記憶する履歴記憶回路であって、 夫々がマシンサイクルタイムのｎ倍以内の書き込み時間
を要するｎ個（ｎは２以上の整数）のメモリ（１）と、 前記ｎ個のメモリ（１）のアクセスすべきアドレスを保
持するアドレスレジスタ（２）と、履歴情報を保持する
データレジスタ（３）と、前記ｎ個のメモリ（１）のう
ち、前記データレジスタ（３）が保持する前記履歴情報
を書き込むメモリ（１）を前記マシンサイクルタイム単
位で順次切り換えて指定するメモリ選択部（４）と、前
記ｎ個のメモリ（１）の出力の論理和をとるＯＲ回路（
５）とを具備し、 書き込みが指示された場合には前記メモリ選択部（４）
が指示するメモリ（１）を選択して、前記アドレスレジ
スタ（２）が指定するアドレスにデータレジスタ（３）
の保持する履歴情報を書き込み、 読み出しが指示された場合には前記ｎ個のメモリ（１）
の全てが前記アドレスレジスタ（２）が指定するアドレ
スのデータを出力し、前記ＯＲゲート（５）により当該
出力の論理和を読み出しデータとして出力する構成とし
たことを特徴とする記憶装置の履歴記憶回路。 - （２）記憶装置のブロック単位の参照情報と更新情報と
をそれぞれ記憶する履歴記憶回路であって、参照情報を
記憶するｎ個のメモリで構成された第１のメモリ群（１
１）と、更新情報を記憶するｎ個のメモリで構成された
第２のメモリ群（１２）とを具備すると共に、前記参照
情報を保持する第１のデータレジスタ（３１）と前記更
新情報を保持する第２のデータレジスタ（３２）、およ
び前記第１のメモリ群（１１）の各メモリの出力の論理
和をとる第１のＯＲ回路（５１）と前記第２のメモリ群
（１２）の各メモリの出力の論理和をとる第２のＯＲ回
路（５２）とを設け、 参照情報の書き込みが指示された場合はメモリ選択部（
４）は前記第１のメモリ群（１１）内のメモリに前記第
１のデータレジスタ（３１）の保持する参照データの書
き込みを指示し、また更新情報の書き込みが指示された
場合は前記第２のメモリ群（１２）内のメモリに前記第
２のデータレジスタ（３２）の保持する更新データの書
き込みを指示し、 読み出しが指示された場合は前記第１のメモリ群（１１
）の出力の論理和を前記第１のＯＲ回路（５１）より、
前記第２のメモリ群（１２）の出力の論理和を前記第２
のＯＲ回路（５２）より取り出して、それぞれ参照情報
と更新情報として出力する構成としたことを特徴とする
請求項１に記載の記憶装置の履歴記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071315A JPH03271845A (ja) | 1990-03-20 | 1990-03-20 | 記憶装置の履歴記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2071315A JPH03271845A (ja) | 1990-03-20 | 1990-03-20 | 記憶装置の履歴記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03271845A true JPH03271845A (ja) | 1991-12-03 |
Family
ID=13457044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2071315A Pending JPH03271845A (ja) | 1990-03-20 | 1990-03-20 | 記憶装置の履歴記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03271845A (ja) |
-
1990
- 1990-03-20 JP JP2071315A patent/JPH03271845A/ja active Pending
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