JPH03257971A - アクティブマトリックス - Google Patents
アクティブマトリックスInfo
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- JPH03257971A JPH03257971A JP2057784A JP5778490A JPH03257971A JP H03257971 A JPH03257971 A JP H03257971A JP 2057784 A JP2057784 A JP 2057784A JP 5778490 A JP5778490 A JP 5778490A JP H03257971 A JPH03257971 A JP H03257971A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は薄膜トランジスタを使用した液晶デイスプレィ
（ＬＣＤ）、エレクトロルミネッセンス（ＥＬ）デイス
プレィ等のアクティブマトリックス回路とその製造方法
に関する。
（ＬＣＤ）、エレクトロルミネッセンス（ＥＬ）デイス
プレィ等のアクティブマトリックス回路とその製造方法
に関する。
［従来の技＠］
第４図（Ａ）、（Ｂ）に従来技術による薄膜トランジス
タの構造例を示す、この薄膜トランジスタは第３図に示
すようなアクティブマトリックス回路等で用いられる。
タの構造例を示す、この薄膜トランジスタは第３図に示
すようなアクティブマトリックス回路等で用いられる。
第３図はアクティブマトリックス基板の平面構造を概略
的に示す、基板上、横方向にゲートラインＧ１、Ｇ２、
Ｇ３、・・・が走り、これらのゲートラインと交差する
ように縦方向にソースラインＳ１、Ｓｉ、Ｓ３、・・・
が走って、交点でマトリックスを構成している。各交点
に対応してドレインパッドＤｌｌ、Ｄ１２、・・・Ｄ２
１． Ｄ２２、・・・Ｄ３１． Ｄ３２、・・・が配置
されている。これらのドレインパッドが例えば液晶セル
の駆動電極を形成する。各ドレインパッドと対応するソ
ースラインＳｔ （ｉ＝１．２．３・・・）ゲートライ
ンＧｊ （ｊ＝１．２．３・・・）との間に絶縁ゲート
電界効果トランジスタＴｉｊが配置されて、ゲートライ
ンＧＪの信号に従ってソースラインＳｔの電圧をドレイ
ンパッドＤ１ｊに印加する。
的に示す、基板上、横方向にゲートラインＧ１、Ｇ２、
Ｇ３、・・・が走り、これらのゲートラインと交差する
ように縦方向にソースラインＳ１、Ｓｉ、Ｓ３、・・・
が走って、交点でマトリックスを構成している。各交点
に対応してドレインパッドＤｌｌ、Ｄ１２、・・・Ｄ２
１． Ｄ２２、・・・Ｄ３１． Ｄ３２、・・・が配置
されている。これらのドレインパッドが例えば液晶セル
の駆動電極を形成する。各ドレインパッドと対応するソ
ースラインＳｔ （ｉ＝１．２．３・・・）ゲートライ
ンＧｊ （ｊ＝１．２．３・・・）との間に絶縁ゲート
電界効果トランジスタＴｉｊが配置されて、ゲートライ
ンＧＪの信号に従ってソースラインＳｔの電圧をドレイ
ンパッドＤ１ｊに印加する。
これらの絶縁ゲート電界効果トランジスタＴ１１゜Ｔ１
２、・・・Ｔ２１、Ｔ２２・・・Ｔ３１、Ｔ３２・・・
は、第４図（Ａ）、（Ｂ）に示すようなアモルファスシ
リコンまたはポリシリコンを用いた薄膜トランジスタで
形成される。
２、・・・Ｔ２１、Ｔ２２・・・Ｔ３１、Ｔ３２・・・
は、第４図（Ａ）、（Ｂ）に示すようなアモルファスシ
リコンまたはポリシリコンを用いた薄膜トランジスタで
形成される。
第４図（Ａ）は、第３図のトランジスタＴ１２の部分を
拡大して示す平面図であり、第４図（Ｂ）は、第４図（
Ａ） の！ＩＩＶＢ−ＩＶＢ４：沿う断面図である。
拡大して示す平面図であり、第４図（Ｂ）は、第４図（
Ａ） の！ＩＩＶＢ−ＩＶＢ４：沿う断面図である。
第４図（Ｂ）を参照して、従来技術による薄膜トランジ
スタの製造方法を説明する。
スタの製造方法を説明する。
ガラス基板１上に導電膜を形成し、ゲートｔ［！３をパ
ターニングする。その上にＳｉＮ、ＳｉＯ２等の絶縁膜
５、水素を添加したアモルファスＳｉ （ａ−８ｉ ：
Ｈ）Ｉ！！！６、多量に不純物を添加したｎ生型ａ−８
ｔ：Ｈ膜７をプラズマＣＶＤ法で連続堆積し、アイラン
ド状にパターニングする。
ターニングする。その上にＳｉＮ、ＳｉＯ２等の絶縁膜
５、水素を添加したアモルファスＳｉ （ａ−８ｉ ：
Ｈ）Ｉ！！！６、多量に不純物を添加したｎ生型ａ−８
ｔ：Ｈ膜７をプラズマＣＶＤ法で連続堆積し、アイラン
ド状にパターニングする。
さらに、′Ｉｔ４１ｉ金属層を形成し、ソース／ドレイ
ン電極８ａ、８ｂをパターニングする０次に透明導電膜
を形成し、ドレインパッド２をパターニングする。最後
にチャネル部上のｎ生型ａ−８ｔ：Ｈ膜７をエツチング
し、下のａ−３ｉ：Ｈｌ１６のみを残し、チャネルを形
成する。
ン電極８ａ、８ｂをパターニングする０次に透明導電膜
を形成し、ドレインパッド２をパターニングする。最後
にチャネル部上のｎ生型ａ−８ｔ：Ｈ膜７をエツチング
し、下のａ−３ｉ：Ｈｌ１６のみを残し、チャネルを形
成する。
［発明が解決しようとする課題］
ただし、このような薄膜トランジスタはアクティブマト
リックスとした場合に、以下のような課題を有する。
リックスとした場合に、以下のような課題を有する。
薄膜トランジスタの製造の際、ゲートラインＧ１が断線
すると、断線部以降のゲートラインにゲート信号が伝わ
らず、ライン欠陥となる。さらに、ゲートラインＧ１と
ソースラインＳ２とがその交差部で短絡しても、やはり
ライン欠陥を生ずる。
すると、断線部以降のゲートラインにゲート信号が伝わ
らず、ライン欠陥となる。さらに、ゲートラインＧ１と
ソースラインＳ２とがその交差部で短絡しても、やはり
ライン欠陥を生ずる。
本発明の目的は、ゲートラインの断線やソースラインと
ゲートラインの短絡が発生しても、ライン欠陥とならな
い薄膜トランジスタのアクティブマトリックス回路とそ
の製造方法を提供することである。
ゲートラインの短絡が発生しても、ライン欠陥とならな
い薄膜トランジスタのアクティブマトリックス回路とそ
の製造方法を提供することである。
はゲートラインＧ１０から分岐する補正電極である。
補正電極はゲートラインの形成時に同時に形成される。
補正電極４０は隣り合うドレインパッドＤ１とＤｉにス
イッチ４１と４２を介して接続する。
イッチ４１と４２を介して接続する。
補正！［！５０は隣り合うドレインパッドＤ２とＤ３に
スイッチ５１と５２を介して接続する。
スイッチ５１と５２を介して接続する。
すなわち、第１図に示す等価回路のように、補正ライン
を追加して各ドレインパッドがゲートラインＧＩＯのバ
イパス通路となり得るようにＷＪ膜トランジスタを形成
する。
を追加して各ドレインパッドがゲートラインＧＩＯのバ
イパス通路となり得るようにＷＪ膜トランジスタを形成
する。
［１１１Ｎを解決するための手段］
第１図で、本発明の詳細な説明する。第１図に本発明の
アクティブマトリックスの横方向の一列の部分における
等価回ｌｉＩ！概念図を示す、第１図においては、Ｇ１
０はゲートライン、５ＩＯ１Ｓ１１はそれぞれソースラ
イン、Ｔ１、Ｔ２、Ｔ３はそれぞれ絶縁ゲート電界効果
トランジスタ、Ｄｉ 、Ｄｉ、Ｄ３はそれぞれ液晶素子
あるいはＥＬ素子を駆動する透明を極であるドレインパ
ッド、４０．５０［作用］ ここで、製造時にゲートラインＧ１０の■の箇所が断線
していた場合、スイッチ４２と５１を閉じればゲート信
号は補正電極４０−スイッチ４２−ドレインパッドＤ２
−スイッチ５１−補正ｔｉｆｆ１５０のバイパス通路で
伝達される。従って、ドレインパッドＤ２のみ点欠陥と
なるが、ライン欠陥は防止できる。
アクティブマトリックスの横方向の一列の部分における
等価回ｌｉＩ！概念図を示す、第１図においては、Ｇ１
０はゲートライン、５ＩＯ１Ｓ１１はそれぞれソースラ
イン、Ｔ１、Ｔ２、Ｔ３はそれぞれ絶縁ゲート電界効果
トランジスタ、Ｄｉ 、Ｄｉ、Ｄ３はそれぞれ液晶素子
あるいはＥＬ素子を駆動する透明を極であるドレインパ
ッド、４０．５０［作用］ ここで、製造時にゲートラインＧ１０の■の箇所が断線
していた場合、スイッチ４２と５１を閉じればゲート信
号は補正電極４０−スイッチ４２−ドレインパッドＤ２
−スイッチ５１−補正ｔｉｆｆ１５０のバイパス通路で
伝達される。従って、ドレインパッドＤ２のみ点欠陥と
なるが、ライン欠陥は防止できる。
実際の薄膜トランジスタでは、これらスイッチ４１．４
２．５１．５２は全てゲートラインＧ１０につながる電
極とドレインパッドにつながる電極とがゲート絶縁膜を
介して対向してオープン状態となっている構造である。
２．５１．５２は全てゲートラインＧ１０につながる電
極とドレインパッドにつながる電極とがゲート絶縁膜を
介して対向してオープン状態となっている構造である。
従って、これらスイッチ４１．４２．５１．５２を閉じ
るためにはゲート絶縁膜をレーザビーム等の高密度エネ
ルギービームで照射破壊して対向する電極同志を短絡す
る方法をとる。
るためにはゲート絶縁膜をレーザビーム等の高密度エネ
ルギービームで照射破壊して対向する電極同志を短絡す
る方法をとる。
一方、ゲートラインとソースラインの交差点例えば、Ｇ
１０と８１１の交差点０が製造時に短絡していた場合、
ゲートラインＧ１０の交差部■の両開の部分ｏ、Ｏをレ
ーザビーム等の照射で断線させ、さらにスイッチ４２と
５１を同様に、レーザビーム等で絶縁膜を破壊して閉じ
ればゲート信号は補正電極４０−スイッチ４２−ドレイ
ンパッドＤ２−スイッチ５１−補正ｔ＠５０のバイパス
通路で伝達される。
１０と８１１の交差点０が製造時に短絡していた場合、
ゲートラインＧ１０の交差部■の両開の部分ｏ、Ｏをレ
ーザビーム等の照射で断線させ、さらにスイッチ４２と
５１を同様に、レーザビーム等で絶縁膜を破壊して閉じ
ればゲート信号は補正電極４０−スイッチ４２−ドレイ
ンパッドＤ２−スイッチ５１−補正ｔ＠５０のバイパス
通路で伝達される。
また、補正型［ｉ５２とソースラインＳ１１の交差点Ｏ
か製造時に短絡していた場合、補正を極５２の［Ｆ］部
をレーザ等で切断すれば欠陥は発生しない。
か製造時に短絡していた場合、補正を極５２の［Ｆ］部
をレーザ等で切断すれば欠陥は発生しない。
［実施例コ
第２図（Ａ）、（Ｂ）に、本発明による薄膜トランジス
タのアクティブマトリックスの一実施例の平面構造とそ
の断面構造を示す、なお、参照番号は、第１図の等価回
路概念図と同等の機能の部分については同一番号を付与
した。
タのアクティブマトリックスの一実施例の平面構造とそ
の断面構造を示す、なお、参照番号は、第１図の等価回
路概念図と同等の機能の部分については同一番号を付与
した。
基板上のゲートラインＧＩＯのパターニングの際、図示
のように補正［［！４０．５０を加えてパターニングし
、ゲートラインＧ１０に補正ｔ Ｉｊ ４０．５０を分
岐して形威する。ゲート絶縁膜、半導体膜を堆積し、ト
ランジスタのチャネル部、ソース・ゲート交差部、ソー
ス補正電極交差部にアイランド状に半導体膜４３．４４
．５３．５４をパターニングする。この際、ゲート絶縁
膜は全面に残す。
のように補正［［！４０．５０を加えてパターニングし
、ゲートラインＧ１０に補正ｔ Ｉｊ ４０．５０を分
岐して形威する。ゲート絶縁膜、半導体膜を堆積し、ト
ランジスタのチャネル部、ソース・ゲート交差部、ソー
ス補正電極交差部にアイランド状に半導体膜４３．４４
．５３．５４をパターニングする。この際、ゲート絶縁
膜は全面に残す。
そして、ソースラインＳ１０、ＳｌｌとドレインＩＫ［
！と、ドレインパッドＤ１、Ｄ２、Ｄ３を形成する。
！と、ドレインパッドＤ１、Ｄ２、Ｄ３を形成する。
補正型［１４０は、その４２と４１の部分でドレインパ
ッドＤ２ 、Ｄｌとゲート絶縁膜を介して対向するよう
に配置される。同様に、補正型［！５０は、その５２と
５１の部分でドレインパッドＤ３−Ｄ２とゲート絶縁膜
を介して対向するように配置される。従って薄膜トラン
ジスタの製造時は補正電極４０．５０はドレインパッド
Ｄ１ 、Ｄ２−１Ｄ３とは絶縁されている。すなわち、
第１図の概念回路図のスイッチ４１．４２．５１．５２
がそれぞれオープン状態であるのと等価である。
ッドＤ２ 、Ｄｌとゲート絶縁膜を介して対向するよう
に配置される。同様に、補正型［！５０は、その５２と
５１の部分でドレインパッドＤ３−Ｄ２とゲート絶縁膜
を介して対向するように配置される。従って薄膜トラン
ジスタの製造時は補正電極４０．５０はドレインパッド
Ｄ１ 、Ｄ２−１Ｄ３とは絶縁されている。すなわち、
第１図の概念回路図のスイッチ４１．４２．５１．５２
がそれぞれオープン状態であるのと等価である。
ここで、製造時にゲートラインＧ１０の■の箇所が断線
していた場合、補正電極４０の４２の部分と補正電極５
０の５１の部分にレーザビームを照射してその部分のゲ
ート絶縁膜を破壊し、補正電極４０とドレインパッドＤ
２とを短絡させ、同時に補正電極５０とドレインパッド
Ｄ２とを短絡すれば、ドレインパッドＤ２がバイパス通
路となって、ゲート信号は補正電極４０−４２−ドレイ
ンパッド−Ｄ２−５１−補正を極５０の通路で伝達され
る。従って、ドレインパッドＤ２のみ点欠陥となるが、
ライン欠陥は防止できる。
していた場合、補正電極４０の４２の部分と補正電極５
０の５１の部分にレーザビームを照射してその部分のゲ
ート絶縁膜を破壊し、補正電極４０とドレインパッドＤ
２とを短絡させ、同時に補正電極５０とドレインパッド
Ｄ２とを短絡すれば、ドレインパッドＤ２がバイパス通
路となって、ゲート信号は補正電極４０−４２−ドレイ
ンパッド−Ｄ２−５１−補正を極５０の通路で伝達され
る。従って、ドレインパッドＤ２のみ点欠陥となるが、
ライン欠陥は防止できる。
一方、ゲートラインとソースラインの交差点例えば、Ｇ
１０と８１１の交差点■が製造時に短絡していた場合、
ゲートラインＧ１０の交差部Ｂの両側の部分０、Ｏをレ
ーザビーム等の照射で断線させ、さらに補正を極４０の
４２の部分と補正を極５０の５１の部分を同様に、レー
ザビーム等でゲート絶縁膜を破壊してドレインパッドＤ
２と短絡させれば、ゲート信号は補正電極４０−４２−
ドレインバッドＤ２−５１−１１１ｉＮ電極５０の通路
で伝達される。
１０と８１１の交差点■が製造時に短絡していた場合、
ゲートラインＧ１０の交差部Ｂの両側の部分０、Ｏをレ
ーザビーム等の照射で断線させ、さらに補正を極４０の
４２の部分と補正を極５０の５１の部分を同様に、レー
ザビーム等でゲート絶縁膜を破壊してドレインパッドＤ
２と短絡させれば、ゲート信号は補正電極４０−４２−
ドレインバッドＤ２−５１−１１１ｉＮ電極５０の通路
で伝達される。
また補正電極５２とソースラインＳ１１の交差点Ｏが製
造時に短絡していた場合、補正電極５２の［Ｆ］部をレ
ーザビーム等で切断すれば欠陥は発生しない。
造時に短絡していた場合、補正電極５２の［Ｆ］部をレ
ーザビーム等で切断すれば欠陥は発生しない。
次に、第２図（Ａ）のＩＩＢ−ＩＩＢにおける断面図で
ある第２図（Ｂ）を参照して、本発明の実施例の薄膜ト
ランジスタの製造方法を説明する。
ある第２図（Ｂ）を参照して、本発明の実施例の薄膜ト
ランジスタの製造方法を説明する。
ガラス基板６１上に導電膜を形威し、補正電極４０およ
びゲートｔ＆６２をパターニングする。その上にＳｉＮ
、５ｉ０２等の絶縁１１６５、水素を添加したアモルフ
ァスＳｉ （ａ−３ｔ ：Ｈ）膜６６、多量に不純物を
添加したｎ生型ａ−３ｉ：ＨＭ６７をプラズマＣＶＤ法
で連続堆積し、トランジスタのチャネル部、ソース・ゲ
ート交差部、ソース・補正電極交差部にアイランド状に
半尋体膜をバターニングする。さらに、電極金属層を形
成し、ソース／ドレイン電極６８ａ、６８ｂをパターニ
ングする。ドレインパッドＤ１、Ｄ２・・・を形成する
。ｆｋ後にチャネル部上のｎ中型ａ−３ｔ：Ｈ膜６７を
エツチングし、下のａ−３ｔ：Ｈ９１６６のみを残し、
チャネルを形成する。
びゲートｔ＆６２をパターニングする。その上にＳｉＮ
、５ｉ０２等の絶縁１１６５、水素を添加したアモルフ
ァスＳｉ （ａ−３ｔ ：Ｈ）膜６６、多量に不純物を
添加したｎ生型ａ−３ｉ：ＨＭ６７をプラズマＣＶＤ法
で連続堆積し、トランジスタのチャネル部、ソース・ゲ
ート交差部、ソース・補正電極交差部にアイランド状に
半尋体膜をバターニングする。さらに、電極金属層を形
成し、ソース／ドレイン電極６８ａ、６８ｂをパターニ
ングする。ドレインパッドＤ１、Ｄ２・・・を形成する
。ｆｋ後にチャネル部上のｎ中型ａ−３ｔ：Ｈ膜６７を
エツチングし、下のａ−３ｔ：Ｈ９１６６のみを残し、
チャネルを形成する。
［発明の効果］
以上説明したように、本発明によれば、ゲートラインの
断線やゲートラインとソースラインと交差点での短絡等
が製造時に発生しても、ゲート補正ｉｓによって、ドレ
インパッドがバイパス回路を構成することでライン欠陥
を防止することができる。
断線やゲートラインとソースラインと交差点での短絡等
が製造時に発生しても、ゲート補正ｉｓによって、ドレ
インパッドがバイパス回路を構成することでライン欠陥
を防止することができる。
第１図は、本発明の概念を示す等価回路概念図、第２図
＜Ａ）、（Ｂ）は、本発明の実施例を示す平面図と断面
図、 第３図は、アクティブマトリックス回路を概念的に示す
図、 第４図（Ａ）、（Ｂ）は、従来のアクティブマトリック
スの薄膜トランジスタの部分平面図とその断面図である
。 図において、 Ｔ１〜Ｔ３ Ｄｌ 〜Ｄ３ １０ １１ ４０、５０ １ ２ ５ ６ ７ １２ 絶縁ゲート電界効果 トランジスタ ドレインパッド ゲートライン ソースライン ゲート電極 補正電極 基 板 ゲート電極 ゲート絶縁膜 半導体ｌ１ｌ（チャネル層） 半導体ＩＩＩ（コンタクト層） ８ａ ８ｂ ソースを極 ドレインを極 以上
＜Ａ）、（Ｂ）は、本発明の実施例を示す平面図と断面
図、 第３図は、アクティブマトリックス回路を概念的に示す
図、 第４図（Ａ）、（Ｂ）は、従来のアクティブマトリック
スの薄膜トランジスタの部分平面図とその断面図である
。 図において、 Ｔ１〜Ｔ３ Ｄｌ 〜Ｄ３ １０ １１ ４０、５０ １ ２ ５ ６ ７ １２ 絶縁ゲート電界効果 トランジスタ ドレインパッド ゲートライン ソースライン ゲート電極 補正電極 基 板 ゲート電極 ゲート絶縁膜 半導体ｌ１ｌ（チャネル層） 半導体ＩＩＩ（コンタクト層） ８ａ ８ｂ ソースを極 ドレインを極 以上
Claims (2)
- （１）．基板上にゲート電極層、ゲート絶縁膜、チャネ
ル層、ソース／ドレイン電極層を積層して形成した薄膜
トランジスタと前記薄膜トランジスタで駆動される電極
パッドとを有するアクティブマトリックスにおいて、 前記ゲート電極は、前記ゲート電極で駆動される隣り合
う二つの電極パッド間を絶縁膜を介してまたぐように形
成された補正ゲート電極を有するアクティブマトリック
ス。 - （２）．基板上にゲート電極層、ゲート絶縁膜、チャネ
ル層、ソース／ドレイン電極層、電極パッドを積層して
薄膜トランジスタのアクティブマトリックスを製造する
方法において、 前記基板上にゲート電極を形成する際に、前記ゲート電
極と同時に補正ゲート電極を隣り合う二つの電極パッド
間を絶縁膜を介してまたぐように前記ゲート電極と一体
に形成する工程を含むアクティブマトリックスを製造す
る方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057784A JPH0828519B2 (ja) | 1990-03-08 | 1990-03-08 | アクティブマトリックス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057784A JPH0828519B2 (ja) | 1990-03-08 | 1990-03-08 | アクティブマトリックス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03257971A true JPH03257971A (ja) | 1991-11-18 |
| JPH0828519B2 JPH0828519B2 (ja) | 1996-03-21 |
Family
ID=13065506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057784A Expired - Lifetime JPH0828519B2 (ja) | 1990-03-08 | 1990-03-08 | アクティブマトリックス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828519B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59101693A (ja) * | 1982-12-02 | 1984-06-12 | セイコーエプソン株式会社 | アクティブマトリクス液晶表示装置の画像欠陥救済方法 |
| JPS61109487U (ja) * | 1984-12-20 | 1986-07-11 |
-
1990
- 1990-03-08 JP JP2057784A patent/JPH0828519B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59101693A (ja) * | 1982-12-02 | 1984-06-12 | セイコーエプソン株式会社 | アクティブマトリクス液晶表示装置の画像欠陥救済方法 |
| JPS61109487U (ja) * | 1984-12-20 | 1986-07-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828519B2 (ja) | 1996-03-21 |
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