JPH03255376A - 半導体装置のテスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高集積化された半導体装置のテスト回路に関す
るものである。

従来の技術 近年、半導体装置は増々高集積化されてきており、半導
体装置のテストもそれに伴って困晦となってきている。

このため半導体装置の中にテスト回路を設けるのが一般
的となってきている。

以下に従来の半導体装置のテスト回路について説明する
。

第２図は従来の半導体装置のテスト回路の構成図である
。ｉ！２図において、ｌは第１Ｃ）ｍ増回路でるる。２
は通常モード時のデータ取込み許可信号である第４の制
御信号と、テストモード時のデータ取込み許可信号であ
る第５の制御信号とを第６の制御信号により制御される
制御回路でめる。

３は通常そ一ド時には第１の論理回路ｌの出方を保持し
、テストモード時にはシフトレジスタとして機能し、デ
ータ取込みは、制御回路２の出力のタイミングで行うＮ
個の保持回路である。４はＮ個の選択回路であり、第６
の制御信号により、通常モード時には第１の論理回路ｌ
からの８本の出力全選択し、テストモード時にはテスト
データ信号または、前段の保持回路３からの出力を選択
する。

５は保持回路３からの８本の出力を入力とする第２の論
理回路である。

以上のように構成された半導体装置のテスト回路につい
て、以下のその動作を説明する、第６の制御信号は、テ
ストモードか通常モードかを示す信号である。通常モー
ド時には、制御回路２は、通常モード時のデータ取込み
許可信号である第４０制御１ｉｌｌ信号を保持回路３へ
出力し、選択回路４は、第４の制御信号のタイミングに
より、第１の論理回路ｌからの出力を保持回路３への入
力となるように機能する。

したがって、通常モード時の動作ａＪ１の論理回路ｌか
らの８本の出力が選択回路４を辿って、第４の制御信号
のタイミングで選択回路４の出力である８本の信号がＮ
個の保持回路３に保持される。また、保持回路３ＯＮ本
の出力は第２の論理回路５の入力となる。

次に、テストモード時には、制御回路２はテストモード
時のデータ取込みＭ号である第５の制御信号を保持回路
３に出力し、選択回路４は、シフトレジスタが構成され
るように前段の保持回路３の出力が選択される。したが
って、テストモード時の動作は、第１の論理回路ｌから
の出力が、保持回路３には入力されず、テストデータ信
号が第５の制御信号のタイミングで順次保持回路３へ取
り込まれシフトして保持される。このため、第２の論理
回路５には、第５の制御信号のタイミング毎に保持回路
３の出力が入力される。

発明が解決しようとする課題 しかしながら上記従来の構成では、テストモード時には
、外部からのテストデータを１ビツトずつシフトさせて
Ｎ個の保持回路３に設定していくため、Ｎ個すべてにテ
ストデータが設定されていないうちは、保持回路３より
出力されるデータは無効なものでおった。このため、保
持回路３からの出力を入力とする第２の論理回路５では
、保持回路３から出力される無効なテストデータによっ
て、その内部状態が変化してしまう可能性があるという
関ｊ＆１１を有してい友。

本発明は上記従来Ｏ１′＆１ｊＩＩａを解決するもので
、第２のｌＩ埋四回路入力されるデータを常に有効なデ
ータとすることにより、第２の論理回路の内部状態がテ
ストデータ設定中に変化しないような半導体装置のテス
ト回路を提供することを目的とするものである。

課題を解決するための手段 上巳課題を解決するために本発明の半導体装置のテスト
回路は、テストのために設定するテストデータ信号を第
１の制御信号のタイミングで取込み、シフトし、保持し
ていくＮビットのシフトレジスタと、第２の制御信号に
よりテストモード時には前記シフトレジスタからの８本
の出力を選択し、通常モード時には、前記シフトレジス
タからの出力と同数本の出力をもつ第１の論理回路から
の出力を選択する選択回路と、前記テストモード時に前
記シフトレジスタにすべてのテストデータが保持された
後、前記すべてのテストデータを取り込むための第３の
制御信号により前記選択回路からの８本の出力を取り込
んで保持し、第２の論理回路へ出力する保持回路とを愉
えたものである。

作用 上記構成によって、テストモード時には、テストのため
に設定するテストデータ信号をシフトレジスタに取込み
、すべてのテストデータがシフトレジスタに設定されて
すべてが有効なデータとなった後、保持回路に有効なテ
ストデータを転送してｗｃ２の論理回路に入力するので
、第２の論理回路の内部状態がテストデータ設定中に変
化することはなくなる。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。第１図は本発明の一実施例における半導体装置
のテスト回路の構成図でるる。第１図において、ｌｌは
第１の論理回路、１２はテストデータ信号を第１の制御
信号の変化タイミングで取込み、シフトしてい〈Ｎビッ
ト（Ｎは整数）のシフトレジスタである。１３は第１の
論理回路１１からの出力Ｎ本とシフトレジスタ１２から
の出力Ｎ本を第２の制御信号によりそれぞれ選択し、出
力Ｎ本を出力するＮ個の選択回路である。１４は選択回
路１３の出力を第３の制御信号のタイミングで取込むＮ
個の保持回路でわる。１５は保持回路１４の出力を入力
とする第２の論理回路である。

以上のように構成された半導体装置のテスト回路につい
て、以下、その動作を説明する。

まず、通常モード時には、選択回路１３は第２のＩＩＩ
Ｉｉ４Ｉ信号により第１の論理回路１１の出力を選択し
、出力する。その結気第１の論理回路１１の出力は第３
の制御信号のタイミングで保持回路１４に保持され、そ
の出力が第２の論理回路１５への入力となる。

次に、テストモード時にく選択回路１３は第２の制御信
号により、シフトレジスタ１２の出力を選択し、出カス
る。シフトレジスタ１２はテストデータ信号を第１の制
御信号のタイミングで順次、取込み、シフトしていく。

その結果、テストモード時にはテストデータ信号がシフ
トレジスタ１２に第１の制御信号のタイミングで順次、
取り込まれてシフトしていき、シフトレジスタ１２にテ
ストデータがすべて格納された時点で、第３のかｊ音信
号がイネーブルとなる。このとき、選択回路１３は、第
２の制御信号により、シフトレジスタ１２側の入力を出
力とするように選紋されているため、シフトレジスタ１
２に格納されているテストデータＮビットは選択回路１
３　ヲ４つて、保持回路１４に格納される。保持回路１
４の出力が、テストデータを格納することにより変化す
るため、保持回路１４の出力を入力とする第２の論理回
路の内部状部もテストデータ格納時に次の状態へ変化す
る。したがって、テストデータを格納するシフトレジス
タ１２と、第１の論理回路１１からの出力か、シフトレ
ジスタ１２からの出力かを選択して出力する選択回路１
３と、選択回路１３０品力を保持する保持回路１４とを
設けたことにより、テストデータ設定中においても、保
持回路１４には無効なデータが取り込まれることがなく
、その出力も常に有効な値が出ているため、保持回路１
４の出力を入力とする第２の論理回路１５もテストデー
タ設定中にその内部状龜が不定な値に変化することはな
い。

発明の効果 以上のように本発明によれば、外部よりテストデータ信
号を１ビツトずつ取込んでいくシフトレジスタと、テス
トモード時にはシフトレジスタの出力を選択する選択回
路と、すべてのテストデータがシフトレジスタに設定さ
れた後、この選択回路の出力を保持して第２の論理回路
へ出力する保持回路とを設けたことにより、保持回路か
らの出力は常に有効なテストデータでめり、従来のよう
に、第２の論理回路の内部状顛がテストデータ設定中に
変化することがない優れた半導体装置のテスト回路を実
現することができるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体装置のテスト
回路の構成図、第２図は従来の半導体装置のテスト回路
の構成図でろる。 １１−＄　１　（７）ｉｉ［！回路、１２−５／７　）
　レジスタ、１３・・・選択回路、１４・・・保持回路
、１５・・・第２の論理回路。

Claims (1)

【特許請求の範囲】
1. １、テストのために設定するテストデータ信号を第１の
   制御信号のタイミングで取込み、シフトし、保持してい
   くＮビット（Ｎは整数）のシフトレジスタと、第２の制
   御信号により、テストモード時には前記シフトレジスタ
   からのＮ本の出力を選択し、通常モード時には、前記シ
   フトレジスタからの出力と同数本の出力を持つ第１の論
   理回路からの出力を選択する選択回路と、前記テストモ
   ード時に、前記シフトレジスタにすべてのテストデータ
   が保持された後、前記すべてのテストデータを取り込む
   ための第３の制御信号により、前記選択回路からのＮ本
   の出力を取り込んで保持し、第２の論理回路へ出力する
   保持回路とを備えた半導体装置のテスト回路。