JPH03245245A - データ書込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要〕 １つのアドレスで指定される語長単位のデータを形成す
る各ビット毎に該当するアドレス位置にデータを各々格
納するメモリ・ブロックと、データを書き込もうとする
当該ブロックの指定を行うブロック指定部と、データ書
込みの際に、語長単位毎に対応する誤り検出データを生
成する誤り検出データ生成回路とを有するデータ書込み
制御方式に関し、 簡単な構成により、データの書込みサイクルと読出しサ
イクルとを並行に進めることができるため、従来に比ベ
データ書込み処理時間を短縮して効率的で、高速なアク
セスを実現することを目的とし、 データ書込みの際に、前記指定部により指定されたブロ
ックについては新たに書き込まれるべきビットを選択し
、指定されなかったブロックに関しては当該ブロックか
ら読み出されたビットを選択して前記誤り検出データ生
成回路に送出する選折部を設けた構成である。

〔産業上の利用分野〕

本発明はデータをビット単位で書換え可能なメモリに書
き込む際のデータ書込み方式に係り、特に、１つのアド
レスで指定される語長単位のデータを形成する各ビット
毎に該当するアドレス位置にデータを各々格納するメモ
リ・ブロックと、データを書き込もうとする当該ブロッ
クの指定を行うブロック指定部と、データ書込みの際に
、語長単位毎に対応するパリティ等の誤り検出データを
生成する誤り検出データ生成回路とを有するデータ書込
み制御方式に関する。

メモリ・ブロック（ビット書きメモリ）は画像装置や印
刷装置に一般的に用いられているが、最近は高密度化に
よる品質の向上要求により、メモリ要求が増加している
。このため、メモリのアクセス時間も増加することにな
り、実質処理時間が長くなっている。

〔従来の技術〕 従来、第５図に示すような、データ書込み方式従来例に
係る方式は同図に示すように、１つのアドレスで指定さ
れる語長単位（１カラム）のデータを形成する各ビット
毎に該当するアドレス位置にデータを各々格納するメモ
リ・ブロック５１、．５１□、・・・、５１ｎと、デー
タを書き込もうとする当該ブロックの指定を行うビット
・セレクト回路５３と、データ書込みの際に、語長単位
毎に対応するパリティを生成するパリティ生成回路５４
と、生成されたパリティを当該データのアドレスに対応
する位置に格納するパリティ・メモリ５５と、パリティ
制御回路５６と、前記メモリ・ブロック５１１，５１２
．・・・、５１ｒｌから読み出されたデータ及びパリテ
ィを用いて各語長単位についてパリティチエツクを行う
パリティチエツク回路５７と、レシーバ５９と、ドライ
バ５８とを有するものである。

従来例に係る方式は次のように動作する。

あるアドレスで指定された語長単位（１カラム＝８ビツ
ト）のデータを形成するビットのうちの指定した１また
は２以上のビットについて書込みを行う場合には、前記
ビットセレクト回路５３により前記メモリ・ブロック５
１□、５Ｌ、・・・５１ｎの指定を行う。

尚、当該ビットセレクト回路５３の選択方法の組合せは
。ｃｏ＋　８Ｃ１＋　８Ｃ２＋　８Ｃ３＋８Ｃ，＋　、
Ｃ５＋　８Ｃ６＋　、Ｃ７＋　８Ｃ８＝２８通りあるの
で、図に示すように８ビツトの信号が必要となる。

すると、指定されたメモリ・ブロック５１に対し、書込
み許可信号ＷＥが送出され、当該ブロック５３にデータ
の書込みが行われることになる。

書込みが終了した後、新たに書き込まれたアドレスにあ
る１カラムのデータについては、当該語長分の読出しを
指示し、各ブロックから当該データをパリティ生成回路
５４に送出する。

当該パリティ生成回路５４は新たに書き込まれたデータ
を含む語長単位分のデータを用いて新たなパリティを生
成する。

生成されたパリティは前記パリティ制御回路５６の指示
により、当該語長単位（１カラム）のアドレスに対応す
る位置に書き込まれ、データの読出しがあった場合には
、当該データとともに、パリティ・チエツク回路５７に
送出され、パリティ・チエツクがなされることになる。

〔発明が解決しようとする課題〕

ところで、従来例に係るデータ書込み制御方式にあって
は、第４図に示すように、あるアドレスに対し、前記ビ
ットセレクト回路５３による前記メモリ・ブロックに対
するビット指定が終了した後に、該当するブロックに対
して新たなデータの書込みを行い、当該書込みが終了し
た後に、全メモリ・ブロックに対してデータの読出しを
行う。

パリティの生成及び書込みはそれらが終了した後という
ことになる。すなわち、データ書込み処理が終了するま
で、メモリに対しＷｒｉｔｅ、Ｒｅａｄ、Ｗｒｉｔｅの
３サイクルのアクセスを要することになる。−方、メモ
リ・ブロック（ビット書メモリ）に対し、高密度化によ
る品質向上要求によりメモリ容量が増大している。その
ため、メモリのアクセス時間も増加することになり、実
質的処理時間が増加するという問題点を有していた。

そこで、本発明は書換えビット以外のビット情報の不要
な読出しによる時間的な損失をなくすことにより、メモ
リ・ブロックに対するデータの書込み処理時間を短縮化
したデータ書込み制御方式を提供することを目的として
なされたものである。

（課題を解決するための手段〕 以上の技術的課題を解決するため、本発明は第１図に示
すように、１つのアドレスで指定される語長単位のデー
タを形成する各ビット毎に該当するアドレス位置にデー
タを各々格納するメモリ・ブロック１１＋１２＋・・・
＋　　Ｉｎと、データを書き込もうとする当該ブロック
の指定を行うブロック指定部３と、データ書込みの際に
、語長単位毎に対応するパリティ等の誤り検出データを
生成する誤り検出データ生成回路４とを有するデータ書
込み制御方式において、データ書込みの際に、前記指定
部３により指定されたブロックについては新たに書き込
まれるべきビットを選択し、指定されなかったブロック
に関しては当該ブロックから読み出されたビットを選択
して前記誤り検出データ生成回路４に送出する選択部２
□、２□、・・・２ｎを設けたものである。

〔作用〕

本発明に係るデータ書込み制御方式は次のように動作す
る。

あるアドレスで指定される語長単位のデータを形成する
工または２以上のビットを新たなビットで書換えを行う
場合には、前記ブロック指定部３により書込みを行おう
とするメモリ・ブロックに対し書込み許可信号を送出す
ることにより行う。当該許可信号はまた、当該ブロック
に設けられた選択部に入力される。当該信号が入力した
選択部は、当該選択部が設けられたメモリ・ブロックに
書き込まれようとしたデータを選択し、当該信号が入力
しなかった選択部は、当該選択部が設けられたブロック
から読み出されたデータを選択して、前記誤り検出デー
タ生成回路４にデータを送出することになる。

ここで、「誤り検出データ」とはデータ伝送の際やデー
タの読出し等の場合のようにデータが誤りを含む可能性
がある場合に、データの誤りの検出を目的として付加さ
れるデータであって、最も簡単な誤りコードがパリティ
（ビット）であり、その他、巡回冗長検査（ＣＲＣ）等
がある。当該誤り検出データにはその他誤りの訂正を行
うデータも含む。

また、「パリティ」とは語長単位中のデータの１１１１
１の個数が常に偶数（または奇数）になるように定めて
おくものである。

こうして、当該誤り検出データ生成回路４には前記アド
レスについて書き換えられた語長性のデータが入力する
ことになる。

（実施例） 続いて、本発明の実施例について説明する。

第２図に本実施例に係るデータ書込み制御方式本方式は
、１つのアドレスで指定される語長単位としての１カラ
ム（ｎビット）のデータを形成する各ビット毎に該当す
るアドレス位置にデータを各々格納するメモリ・ブロッ
ク（ビット書きメモリ）２１１，２１□、・・・、２１
．、と、データを書き込もうとする当該ブロックの指定
を行うブロック指定部３としてのビットセレクト回路２
３と、データ書込みの際に、語長単位毎に対応するパリ
ティを生成する前記誤り検出データ生成回路４としての
パリティ生成回路２４と、データ書込みの際に、前記指
定部２３により指定されたブロックについては新たに書
き込まれるべきビットを選択し、指定されなかったブロ
ックに関しては当該ブロックから読み出されたビットを
選択して前記パリティ生成回路２４に送出する選択部２
に相当するマルチプレクサ２２□、２２２゜・・・、２
２ｎと、生成されたパリティを当該データのアドレスに
対応する位置に格納するパリティ・メモリ２５と、当該
パリティ・メモリ２５の該当するアドレス位置に対し、
パリティの書込みまたは読出しの指示を行うパリティ制
御回路２６と、１力ラム分のデータ及び当該データに対
応するパリティから当該データの正誤を判定し、誤であ
る場合にＣＰＵに対しエラー信号を送出するパリティチ
エツク回路２７と、バスを介してメモリに書き込むため
に送出されたデータを受信するレシーバ２９と、メモリ
から読み出されたデータの送出を行うドライバ２８と、
前記各ブロックに対し一律に読み出し信号を送出させる
読出し信号発生部３０とを有するものである。

本方式は次のように動作する。

前記メモリ・ブロックに書込みを行おうとする場合には
、データバスにより入力した書込み用データは前記レシ
ーバ２９により受けられる。また、書き込もうとするビ
ットに対応するブロックに対し、前記ビットセレクト回
路２３は書込み許可信号ＷＥを送出する。

当該信号は当該ブロックに設けられた前記選択部２とし
てのマルチプレクサ２２に対しても送出される。

例えば、当該ＷＥ信号がマルチプレクサ２２１にのみ入
力した場合には、信号線■上のデータを選択し、他のマ
ルチプレクサ２２□、・・・、２２ｎは各々信号線■゛
、■゛、・・・、■′を選択するようにする。

その際、前記読出し信号発生部３０は従来と異なり、読
出し信号を常時発生するようにしている。

したがって、指定されたメモリブロックについてはこれ
から書き込まれようとするビット、及びそれ以外の部分
については既に各メモリブロックに格納されていたビッ
トが、指定されたブロックへのデータ書込み開始と並行
して読み出されパリティ生成回路２４に入力することに
なる。

この点を第３図にデータ書込み制御方式により、データ
の書込み処理を行う際のサイクルな示１ す。すなわち、本実施例では、前記ビットセレクト回路
２３により、書込みを行うべきアドレスで指定される１
力ラム分データのうちのビットが指定された後、当該回
路２３から書込み許可信号ＷＥがブロックに送出され書
込み処理が開始されるのと並行して、前記マルチプレク
サ２２ｉにより、書き込まれる新たなデータを含んだ語
長単位分のデータが読み出されるようになっている。し
たがって、メモリに対するアクセスが従来の３サイクル
から２サイクルへ短縮されることになる。

（発明の効果） 以上説明したように、本発明は選択部を設けることによ
り、新たに書き込まれたビットについてはメモリブロッ
クに書き込まれた後に読み出すのではなく、書き込まれ
る際に、当該ブロックを経由しないで、誤り検出データ
生成回路に送出するように選択することができるように
している。

したがって、簡単な構成により、データの書込みサイク
ルと読出しサイクルとを並行に進めるこ　２ とができるため、従来に比ベデータ書込み処理時間を短
縮して効率的で、高速なアクセスを実現することができ
る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は実施例に係
るブロック図、第３図は実施例に係るデータ書込み処理
を示す図、第４図は従来例に係る書込み処理を示す図、
及び第５図は従来例に係るブロック図である。 １１．１□、〜ｌｎ、２１１，２１□、〜２１ｎ・・・
メモリ・ブロック ２□、２□、〜２ｎ　（２２□、２２□、〜２２ｎ）・
・・選択部（マルチプレクサ）３　（２３）・・・ブロ
ック指定部（ビットセレクト回路） ４　（２４）・・・誤り検出データ生成回路（パリティ
生成回路）

Claims (1)

1. 【特許請求の範囲】 　１つのアドレスで指定される語長単位のデータを形成
   する各ビット毎に該当するアドレス位置にデータを各々
   格納するメモリ・ブロック（１＿１、１＿２、・・・、
   １＿ｎ）と、データを書き込もうとする当該ブロックの
   指定を行うブロック指定部（３）と、データ書込みの際
   に、語長単位毎に対応するパリティ等の誤り検出データ
   を生成する誤り検出データ生成回路（４）とを有するデ
   ータ書込み制御方式において、 データ書込みの際に、前記指定部（３）により指定され
   たブロックについては新たに書き込まれるべきビットを
   選択し、指定されなかったブロックに関しては当該ブロ
   ックから読み出されたビットを選択して前記誤り検出デ
   ータ生成回路（４）に送出する選択部（２＿１、２＿２
   、・・・、２＿ｎ）を設けたことを特徴とするデータ書
   込み制御方式。