JPH03238913A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH03238913A JPH03238913A JP2035406A JP3540690A JPH03238913A JP H03238913 A JPH03238913 A JP H03238913A JP 2035406 A JP2035406 A JP 2035406A JP 3540690 A JP3540690 A JP 3540690A JP H03238913 A JPH03238913 A JP H03238913A
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- JP
- Japan
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- data
- circuit
- signal
- data storage
- storage circuit
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- Pending
Links
- 238000013500 data storage Methods 0.000 claims abstract description 29
- 230000010355 oscillation Effects 0.000 description 5
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特に受信機等のチューニング
回路に使用される集積回路に関する。
回路に使用される集積回路に関する。
従来、この種の集積回路は、第１の例として第３図に示
すように、受信機のミキサー２２へ供給する発振信号Ｖ
。ｓｃを、プログラマブル分周器の機能をもつ集積回路
１０．と位相比較器２４と低域フィルタ２５と電圧制御
回路２６とで形成されたＰＬＬ回路により発生する構成
となっており、このＰＬＬ回路用として形成されている
。
すように、受信機のミキサー２２へ供給する発振信号Ｖ
。ｓｃを、プログラマブル分周器の機能をもつ集積回路
１０．と位相比較器２４と低域フィルタ２５と電圧制御
回路２６とで形成されたＰＬＬ回路により発生する構成
となっており、このＰＬＬ回路用として形成されている
。
集積回路１０Ｂは、電圧制御発振器２６の出力の発振信
号Ｖ。、Ｃを分周するためのデータを記憶するデータ記
憶回路１２と、このデータ記憶回路１２からのデータの
値に従って発振信号ＶＯ３Ｃを分周するカウンタ１１と
を備えた構成となっている。
号Ｖ。、Ｃを分周するためのデータを記憶するデータ記
憶回路１２と、このデータ記憶回路１２からのデータの
値に従って発振信号ＶＯ３Ｃを分周するカウンタ１１と
を備えた構成となっている。
また、第４図に示す第２の例は、ミキサー２２へ供給す
る発振信号Ｖ。ｓｃを、集積回路１０ｃと低域フィルタ
２５Ａと電圧制御発振器２６とで形成したボルテージシ
ンセサイザ方式の回路により発生する構成となっており
、集積回路１０．はボルテージシンセサイザ用として形
成されている。
る発振信号Ｖ。ｓｃを、集積回路１０ｃと低域フィルタ
２５Ａと電圧制御発振器２６とで形成したボルテージシ
ンセサイザ方式の回路により発生する構成となっており
、集積回路１０．はボルテージシンセサイザ用として形
成されている。
この集積回路１０ｃは、カウンタ１０．、、データ記憶
回路１２Ａ、一致回路１３及び出力回路１４で形成され
、データ記憶回路１２Ａに記憶されているデータの値と
カウンタｌＩＡのカウント値との一致をとることにより
低レベル、高レベルの期間を決定し、パルス幅変調信号
（以下ＰＷＭ信号という）を発生する構成となっている
。
回路１２Ａ、一致回路１３及び出力回路１４で形成され
、データ記憶回路１２Ａに記憶されているデータの値と
カウンタｌＩＡのカウント値との一致をとることにより
低レベル、高レベルの期間を決定し、パルス幅変調信号
（以下ＰＷＭ信号という）を発生する構成となっている
。
この集積回路１０ｃの出力のＰＷＭ信号を低域フィルタ
２５Ａにより積分し、この低域フィルタ２５Ａの出力電
圧を電圧制御発振器２６に供給して所定の周波数の発振
信号ＶＯ５Ｃを得るようにｋっでいる。
２５Ａにより積分し、この低域フィルタ２５Ａの出力電
圧を電圧制御発振器２６に供給して所定の周波数の発振
信号ＶＯ５Ｃを得るようにｋっでいる。
上述した従来の集積回路は、第１の例においてはＰＬＬ
回路用に形成されており、第２の例においてはボルテー
ジシンセサイザ用に形成されているので、それぞれに対
して設計が必要となり、設計コスト、設計時間がかかる
という欠点があり、また適用範囲が限定されるという欠
点がある。
回路用に形成されており、第２の例においてはボルテー
ジシンセサイザ用に形成されているので、それぞれに対
して設計が必要となり、設計コスト、設計時間がかかる
という欠点があり、また適用範囲が限定されるという欠
点がある。
本発明の目的は、設計コストの低減及び設計時間の短縮
ができ、かつ適用範囲を拡大することができる集積回路
を提供することにある。
ができ、かつ適用範囲を拡大することができる集積回路
を提供することにある。
第１の発明の集積回路は、クロックパルスを入力するク
ロック入力端子と、複数のアドレスにそれぞれ所定のデ
ータを記憶するデータ記憶回路と、選択信号が第１のレ
ベルのとき前記データ記憶回路の所定の７ドレスからデ
ータを読出して出力しかつデータ切換信号が入力される
ごとにこのデータを出力し、前記選択信号が第２のレベ
ルのとき前記データ記憶回路の第１及び第２のアドレス
の一方から対応する第１又は第２のデータを読出して出
力しかつ前記データ切換信号が入力されるごとに前記第
１及び第２のデータを交互に切換えて出力するデータ選
択回路と、このデータ選択回路からのデータの値たけ前
記クロックパルスをカウントしてこの間第１及び第２の
レベルの何れか一方のレベルの信号を出力し、カウント
終了後前記データ切換信号を出力すると共に出力する前
記信号のレベルを切換えて前記データ選択回路からのデ
ータの値だけ前記クロックパルスをカウントする動作を
くり返えすカウンタ回路とを有している。
ロック入力端子と、複数のアドレスにそれぞれ所定のデ
ータを記憶するデータ記憶回路と、選択信号が第１のレ
ベルのとき前記データ記憶回路の所定の７ドレスからデ
ータを読出して出力しかつデータ切換信号が入力される
ごとにこのデータを出力し、前記選択信号が第２のレベ
ルのとき前記データ記憶回路の第１及び第２のアドレス
の一方から対応する第１又は第２のデータを読出して出
力しかつ前記データ切換信号が入力されるごとに前記第
１及び第２のデータを交互に切換えて出力するデータ選
択回路と、このデータ選択回路からのデータの値たけ前
記クロックパルスをカウントしてこの間第１及び第２の
レベルの何れか一方のレベルの信号を出力し、カウント
終了後前記データ切換信号を出力すると共に出力する前
記信号のレベルを切換えて前記データ選択回路からのデ
ータの値だけ前記クロックパルスをカウントする動作を
くり返えすカウンタ回路とを有している。
第２の発明の集積回路は、クロックパルスヲ入力するク
ロック入力端子と、第１及び第２のアドレスに第１及び
第２のデータをそれぞれ対応して記憶するデータ記憶回
路と、このデータ記憶回路から第１及び第２のデータを
読出しデータ切換信号によりこれら第１及び第２のデー
タを交互に出力するデータ選択回路と、このデータ選択
回路からのデータの値だけ前記クロックパルスをカウン
トしてこの間第１及び第２のレベルの何れか一方のレベ
ルの信号を出力し、カウント終了後前記データ切換信号
を出力すると共に出力する前記信号レベルを切換えて前
記データ選択回路からのデータの値だけ前記クロックパ
ルスをカウントする動作をくり返えすカウンタ回路とを
有している。
ロック入力端子と、第１及び第２のアドレスに第１及び
第２のデータをそれぞれ対応して記憶するデータ記憶回
路と、このデータ記憶回路から第１及び第２のデータを
読出しデータ切換信号によりこれら第１及び第２のデー
タを交互に出力するデータ選択回路と、このデータ選択
回路からのデータの値だけ前記クロックパルスをカウン
トしてこの間第１及び第２のレベルの何れか一方のレベ
ルの信号を出力し、カウント終了後前記データ切換信号
を出力すると共に出力する前記信号レベルを切換えて前
記データ選択回路からのデータの値だけ前記クロックパ
ルスをカウントする動作をくり返えすカウンタ回路とを
有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は第１の発明の一実施例を示すブロック図である
。
。
この実施例は、ＰＬＬ用の第１クロツクパルスＣＫＩ及
びボルテージシンセサイザ用の第２のクロックパルスＣ
Ｋ２を入力するクロック入力端子Ｔｌ、Ｔ２と、選択信
号ＳＳが高レベルのとき第１のクロックパルスＣＫＩを
出力し低レベルのトキ第２のクロックパルスＣＫ２を出
力するクロック切換回路１と、複数のアドレスにそれぞ
れ所定のデータを記憶するデータ記憶回路３と、選択信
号ＳＳが高レベルのときデータ記憶回路３の所定のアド
レスからデータを読出して出力しかつデータ切換信号Ｄ
ＳＳが入力されるごとにこのデータを出力し、選択信号
ＳＳが低レベルのときデータ記憶回路３の第１及び第２
のアドレスの一方から対応する第１又は第２のデータを
読出して出力しかつデータ切換信号ＤＳＳが入力される
ごとに第１及び第２のデータを交互に切換えて出力する
データ選択回路４と、このデータ選択回路４からのデー
タの値だけクロック切換回路ｌからのクロックパルスを
カウントしてこの間高レベル、低レベルの何れか一方の
レベルの信号を出力し、カウント終了後データ切換信号
ＤＳＳを出力すると共に出力する信号のレベルを切換え
てデータ選択回路４からのデータの値だけクロック切換
回路ｌからのクロックパルスをカウントする動作なくり
返えすカウンタ回路２とを有する構成となっている。
びボルテージシンセサイザ用の第２のクロックパルスＣ
Ｋ２を入力するクロック入力端子Ｔｌ、Ｔ２と、選択信
号ＳＳが高レベルのとき第１のクロックパルスＣＫＩを
出力し低レベルのトキ第２のクロックパルスＣＫ２を出
力するクロック切換回路１と、複数のアドレスにそれぞ
れ所定のデータを記憶するデータ記憶回路３と、選択信
号ＳＳが高レベルのときデータ記憶回路３の所定のアド
レスからデータを読出して出力しかつデータ切換信号Ｄ
ＳＳが入力されるごとにこのデータを出力し、選択信号
ＳＳが低レベルのときデータ記憶回路３の第１及び第２
のアドレスの一方から対応する第１又は第２のデータを
読出して出力しかつデータ切換信号ＤＳＳが入力される
ごとに第１及び第２のデータを交互に切換えて出力する
データ選択回路４と、このデータ選択回路４からのデー
タの値だけクロック切換回路ｌからのクロックパルスを
カウントしてこの間高レベル、低レベルの何れか一方の
レベルの信号を出力し、カウント終了後データ切換信号
ＤＳＳを出力すると共に出力する信号のレベルを切換え
てデータ選択回路４からのデータの値だけクロック切換
回路ｌからのクロックパルスをカウントする動作なくり
返えすカウンタ回路２とを有する構成となっている。
この実施例においては、選択信号ＳＳにより、第１及び
第２のクロックパルスＣＫＩ、ＣＫ２１７）選択と、デ
ータ記憶回路３に記憶されているデータ選択と、データ
選択回路４の機能の選択とを行なうことができ、選択信
号ＳＳが高レベルのときはＰＬＬ回路用となって第１の
クロックパルスＣＫＩの分周動作を行ない、低レベルの
ときはボルテージシンセサイザ用となって第２のクロッ
クパルスＣＫ２からＰＷＭ信号を発生するようになって
いる。
第２のクロックパルスＣＫＩ、ＣＫ２１７）選択と、デ
ータ記憶回路３に記憶されているデータ選択と、データ
選択回路４の機能の選択とを行なうことができ、選択信
号ＳＳが高レベルのときはＰＬＬ回路用となって第１の
クロックパルスＣＫＩの分周動作を行ない、低レベルの
ときはボルテージシンセサイザ用となって第２のクロッ
クパルスＣＫ２からＰＷＭ信号を発生するようになって
いる。
すなわち、この実施例は、ＰＬＬ回路用として、またボ
ルテージシンセサイザ用として、更にまた、ＰＬＬ回路
とボルテージシンセサイザとをもちこれらを切換えて使
用する装置等に適用することができ、−度の設計で多く
の装置に使用することができる。
ルテージシンセサイザ用として、更にまた、ＰＬＬ回路
とボルテージシンセサイザとをもちこれらを切換えて使
用する装置等に適用することができ、−度の設計で多く
の装置に使用することができる。
第２図は第２の発明の一実施例を示すブロック図である
。
。
この実施例は、クロックパルスＣＫを入カスるクロック
入力端子Ｔ、と、第１及び第２のアドレスに第１及び第
２のデータをそれぞれ対応して記憶するデータ記憶回路
３Ａと、このデータ記憶回路３Ａから第１及び第２のデ
ータを読出しデータ切換信号ＤＳＳによりこれら第１及
び第２のデータを交互に出力するデータ選択回路４Ａと
、このデータ選択回路４Ａからのデータの値だけクロッ
クパルスＣＫをカウントしてこの間第１及び第２のレベ
ルの何れか一方のレベルの信号の出力し、カウント終了
後データ切換信号ＤＳＳを出力すると共に出力する信号
のレベルを切換えてデータ選択回路４Ａからのデータの
値だけクロッグパルスＣＫをカウントする動作をくり返
えすカウンタ回路２とを有する構成となっている。
入力端子Ｔ、と、第１及び第２のアドレスに第１及び第
２のデータをそれぞれ対応して記憶するデータ記憶回路
３Ａと、このデータ記憶回路３Ａから第１及び第２のデ
ータを読出しデータ切換信号ＤＳＳによりこれら第１及
び第２のデータを交互に出力するデータ選択回路４Ａと
、このデータ選択回路４Ａからのデータの値だけクロッ
クパルスＣＫをカウントしてこの間第１及び第２のレベ
ルの何れか一方のレベルの信号の出力し、カウント終了
後データ切換信号ＤＳＳを出力すると共に出力する信号
のレベルを切換えてデータ選択回路４Ａからのデータの
値だけクロッグパルスＣＫをカウントする動作をくり返
えすカウンタ回路２とを有する構成となっている。
この実施例は、第１の発明の実施例のように選択信号Ｓ
Ｓによる切換え使用はできないが、クロック切換回路１
が不要となり、信号入力端子を少なくすることができる
ので、チップ面積を小さくすることができるという利点
がある。
Ｓによる切換え使用はできないが、クロック切換回路１
が不要となり、信号入力端子を少なくすることができる
ので、チップ面積を小さくすることができるという利点
がある。
ｋお、ＰＬＬ回路用として使用するときはデータ記憶回
路３Ａの第１及び第２のアドレスに同一の値のデータを
記憶させ、ボルテージシンセサイザ用として使用すると
きはＰＷＭ信号の高レベル、低レベルの期間と対応した
値のデータを記憶させればよい。
路３Ａの第１及び第２のアドレスに同一の値のデータを
記憶させ、ボルテージシンセサイザ用として使用すると
きはＰＷＭ信号の高レベル、低レベルの期間と対応した
値のデータを記憶させればよい。
以上説明したように本発明は、カウンタ回路。
データ記憶回路及びデータ選択回路により、ＰＬＬ回路
用の分局機能とボルテージシンセサイザ用のパルス幅変
調機能とをもつ構成とすることにより、従来のようにＰ
ＬＬ回路用、ボルテージシンセサイザ用に別々に設計す
る必要がないので、設計コストの低減、設計時間の短縮
ができ、かつ適用範囲を拡大することができる効果があ
る。
用の分局機能とボルテージシンセサイザ用のパルス幅変
調機能とをもつ構成とすることにより、従来のようにＰ
ＬＬ回路用、ボルテージシンセサイザ用に別々に設計す
る必要がないので、設計コストの低減、設計時間の短縮
ができ、かつ適用範囲を拡大することができる効果があ
る。
第１図及び第２図はそれぞれ第１及び第２の発明の一実
施例を示すブロック図、第３図及び第４図はそれぞれ従
来の集積回路の第１及び第２の例とその周辺回路を示す
ブロック図である。 ｌ・・・・・・クロック切換回路、２・・・・・カウン
タ回路、３．３Ａ・・・・・・データ記憶回路、４，４
Ａ・・・・・・データ選択回路、１０．１０Ａ〜１０ｃ
・・・・・・集積回路、１１．１１Ａ・・・・・・カウ
ンタ、１２．１２Ａ・・・・・・データ記憶回路、１３
・・・・・・一致回路、１４・・・・・・出力回路、２
１・・・・・・高周波信号入力部、２２・・・・・・ミ
キサー ２３・・・・・・帯域フィルタ、２４・・・・
・・位相比較器、２５．２５Ａ・・・・・・低域フィル
タ、２６・・・・・・電圧制御発振器。
施例を示すブロック図、第３図及び第４図はそれぞれ従
来の集積回路の第１及び第２の例とその周辺回路を示す
ブロック図である。 ｌ・・・・・・クロック切換回路、２・・・・・カウン
タ回路、３．３Ａ・・・・・・データ記憶回路、４，４
Ａ・・・・・・データ選択回路、１０．１０Ａ〜１０ｃ
・・・・・・集積回路、１１．１１Ａ・・・・・・カウ
ンタ、１２．１２Ａ・・・・・・データ記憶回路、１３
・・・・・・一致回路、１４・・・・・・出力回路、２
１・・・・・・高周波信号入力部、２２・・・・・・ミ
キサー ２３・・・・・・帯域フィルタ、２４・・・・
・・位相比較器、２５．２５Ａ・・・・・・低域フィル
タ、２６・・・・・・電圧制御発振器。
Claims (2)
- （１）クロックパルスを入力するクロック入力端子と、
複数のアドレスにそれぞれ所定のデータを記憶するデー
タ記憶回路と、選択信号が第１のレベルのとき前記デー
タ記憶回路の所定のアドレスからデータを読出して出力
しかつデータ切換信号が入力されるごとにこのデータを
出力し、前記選択信号が第２のレベルのとき前記データ
記憶回路の第１及び第２のアドレスの一方から対応する
第１又は第２のデータを読出して出力しかつ前記データ
切換信号が入力されるごとに前記第１及び第２のデータ
を交互に切換えて出力するデータ選択回路と、このデー
タ選択回路からのデータの値だけ前記クロックパルスを
カウントしてこの間第１及び第２のレベルの何れか一方
のレベルの信号を出力し、カウント終了後前記データ切
換信号を出力すると共に出力する前記信号のレベルを切
換えて前記データ選択回路からのデータの値だけ前記ク
ロックパルスをカウントする動作をくり返すカウンタ回
路とを有することを特徴とする集積回路。 - （２）クロックパルスを入力するクロック入力端子と、
第１及び第２のアドレスに第１及び第２のデータをそれ
ぞれ対応して記憶するデータ記憶回路と、このデータ記
憶回路から第１及び第２のデータを読出しデータ切換信
号によりこれら第１及び第２のデータを交互に出力する
データ選択回路と、このデータ選択回路からのデータの
値だけ前記クロックパルスをカウントしてこの間第１及
び第２のレベルの何れか一方のレベルの信号を出力し、
カウント終了後前記データ切換信号を出力すると共に出
力する前記信号のレベルを切換えて前記データ選択回路
からのデータの値だけ前記クロックパルスをカウントす
る動作をくり返えすカウンタ回路とを有することを特徴
とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035406A JPH03238913A (ja) | 1990-02-15 | 1990-02-15 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035406A JPH03238913A (ja) | 1990-02-15 | 1990-02-15 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03238913A true JPH03238913A (ja) | 1991-10-24 |
Family
ID=12441011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035406A Pending JPH03238913A (ja) | 1990-02-15 | 1990-02-15 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03238913A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926053A (en) * | 1995-12-15 | 1999-07-20 | National Semiconductor Corporation | Selectable clock generation mode |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292819A (ja) * | 1987-05-26 | 1988-11-30 | Matsushita Electric Works Ltd | パルス発生回路 |
-
1990
- 1990-02-15 JP JP2035406A patent/JPH03238913A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292819A (ja) * | 1987-05-26 | 1988-11-30 | Matsushita Electric Works Ltd | パルス発生回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926053A (en) * | 1995-12-15 | 1999-07-20 | National Semiconductor Corporation | Selectable clock generation mode |
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