JPH03228102A - パルス信号発生装置とマイクロコンピュータ及び連想メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパルス信号発生装置に係り、特に、ＣＰＵの演
算結果である数値データを機器駆動用のパルス信号に変
換するに好適なパルス信号発生装置とこの装置を用いた
マイクロコンピュータ及びこれらの装置に適用される連
想メモリに関する。

〔従来の技術〕

ＰＷＭ　（Ｐｕｌｓｕ　　Ｗｉｄｔｈ　　Ｍｏｄａｌａ
ｔｉｏｎ）信号発生装置は各種機器の印加電圧の制御に
用いられている。例えば、三相電動機のデジタル制御に
おいて、ＣＰＵが演算した供給電圧のデータをＰＷＭイ
ンバータのパワー素子の駆動信号に変換する装置として
用いられている。

従来のこの種の装置としては、特公昭６０−２５１０号
公報、特公昭６３−１８０１８号公報、特開昭６２−１
６３５７９号公報に記載されているものと、米国のイン
ケル社製のマイクロコンピュータ（製品番号１８０９６
）に内蔵されている装置及び日立製作所層のマイクロコ
ンピュータ（製品番号ＨＤ６４７５３２８）に内蔵され
ている装置が知られている。

〔発明が解決しようとする課題〕

上記従来技術においては、複数のインターバルタイマと
複数のパルス幅レジスタを備え、これらの値を大小比較
し、その結果に基づいて複数のＰＷＭ信号を出力したり
、出力信号の変化時刻をタグとし、変化後の信号値をデ
ータとし、フリーランタイマの値を探索キーとした連想
メモリを使用し、連想メモリにおいてフリーランタイマ
の値とすべてのタグを比較し、一致したタグに対応した
データを出力するように構成されているが、ＰＷＭ信号
のパルス幅を規定するレジスタの値を書き換えるときに
パルス幅に誤差が生じたり、あるいはＰＷＭ信号の変化
毎に書き込みが必要なため、ＣＰＵの負担が増加したり
するという不具合がある。

また、フリーランタイマを用いたものはＰＷＭ信号の立
ち上がり時刻と立ち下がり時刻の指定がＰＷＭ周期毎に
必要であることについて配慮されておらず、これらの指
定がＣＰＵの負担となり、ＣＰＵの制御演算処理のスル
ープットを低下させることになる。そこで、フリーラン
タイマに代えてインターバルタイマを使用し、ＰＷＭ信
号が一定の波形の間は時刻の指定を不要にすることも考
えられる。しかし、この場合タグの値をインターバルタ
イマの値より小さい値に書き換えた場合には、その書き
換えたＰＷＭ周期においてタグと探索キーが一致せずパ
ルス幅に誤差が生じる恐れがある。

本発明の目的は、パルス信号の周期の変更によって誤差
が発生するのを防止することができるパルス発生装置及
びこの装置を用いたマイクロコンピュータを提供するこ
とにある。

本発明の他の目的は、タグの書き換えに依存しないで安
定した連想動作を実現することができる連想メモリを提
供することにある。

〔課題を解決するための手段〕

前記目的を達成するために、本発明は、第１の装置とし
て、パルス信号の周期を定め、周期に関連した指令を出
力する演算指令手段と、クロック信号に同期してタイマ
値を生成し、このタイマ値が指定のパルス周期の終了を
示す値になる毎に同期信号を発生するインターバルタイ
マと、パルス信号の発生タイミングを特定する時刻デー
タを指令に従って格納する出力時刻マスタメモリと、出
力時刻マスタメモリの時刻データを複写信号により複写
する出力時刻スレーブメモリと、インターバルタイマ出
力のタイマ値と出力時刻スレーブメモリの時刻データと
を比較し、両者の内容が一致したときに一致信号を出力
する比較器と、パルス信号の信号値を決定するための指
令データを指令に従って格納する出力制御マスタメモリ
と、出力制御マスタメモリの指令データを複写信号によ
り複写し、複写した指令データを比較器からの一致信号
により出力する出力制御スレーブメモリと、前記同期信
号が所定の回数発生する毎に前記各スレーブメモリへ複
写信号を出力する複写許可回路と、出力制御スレーブメ
モリの出力データに従ってパルス信号を出力するパルス
信号出力回路とを有するパルス信号発生装置を構成した
ものである。

第２の装置として、パルス信号の周期を定め、周期に関
連した指令を出力する演算指令手段と。

クロック信号に同期してタイマ値を生成し、このタイマ
値が指定のパルス周期の終了を示す値になる毎に同期信
号を発生するインターバルタイマと、パルス信号の発生
タイミングを特定する時刻データを指令に従って格納す
る出力時刻マスタメモリと、出力時刻マスタメモリの時
刻データを複写信号により複写する出力時刻スレーブメ
モリと、インターバルタイマ出力のタイマ値と出力時刻
スレーブメモリの時刻データとを比較し、両者の内容が
一致したときに一致信号を出力する比較器と、パルス信
号の信号値を決定するための指令データを指令に従って
格納する出力制御マスタメモリと、出力制御マスタメモ
リの指令データを複写信号により複写し、複写した指令
データを比較器からの一致信号により出力する出力制御
スレーブメモリと、複写指令に応答して、随時この指令
入力直後の同期信号により前記各スレーブメモリへ複写
信号を出力する複写許可回路と、出力制御スレーブメモ
リの出力データに従ってパルス信号を出力するパルス信
号出力回路とを有するパルス信号発生装置を構成したも
のである。

第１又は第２の装置を含む第３の装置として、出力時刻
マスタメモリと出力時刻スレーブメモリ及び比較器をそ
れぞれ複数個有し、各出力時刻マスタメモリと各出力時
刻スレーブメモリ及各比較器が１個ずつまとめられ１個
のタグワードセルを構成し、出力制御マスタメモリと出
力制御スレーブメモリをそれぞれ複数個有し、各出力制
御マスタメモリと各出力制御スレーブメモリが１個ずつ
まとめられて１個の出力データワードセルを構成し、タ
グワードセルと出力データワードセルがそれぞれ複数個
設けられて連想メモリが形成されているパルス信号発生
装置を構成したものである。

第３の装置を含む第４の装置として、比較器群は並列比
較指令により各出力時刻マスタメモリと各出力時刻スレ
ーブメモリを並列比較し、逐次比較指令により特定の出
力時刻マスタメモリと特定の出力時刻スレーブメモリを
逐次比較するように構成されているパルス信号発生装置
を採用したものである。

第１又は第２の装置を含む第５の装置として。

インターバルタイマは、クロック信号に同期してタイマ
値を出力するタイマレジスタと、タイマレジスタの出力
を順次加算し、加算値をタイマレジスタへ転送する加算
器と、パルス信号の周期を特定するための最大タイマ値
を記憶する周期レジスタと、タイマレジスタと周期レジ
スタのタイマ値を比較し、両者の内容が一致したときに
一致信号を出力する比較器と、一致信号を受けて加算値
をクリアするクリア回路と、一致信号の発生を条件にク
ロック信号に同期して同期信号を発生する同期信号発生
回路とから構成されているパルス信号発生装置を採用し
たものである。

第１又は第２の装置を含む第６の装置として、インター
バルタイマは、クロック信号に同期してタイマ値を出力
するタイマレジスタと、タイマレジスタの出力を指令に
従って加減算し、加減算値をタイマレジスタへ転送する
加減算器と、パルス信号の半周期を特定するための最大
タイマ値を記憶する周期レジスタと、タイマレジスタと
周期レジスタのタイマ値を比較し、両者の内容が一致し
たときに一致信号を出力する比較器と、タイマレジスタ
の出力が零のとき加算指令を、比較器から一致信号が発
生したときには減算指令をそれぞれ加減算器へ出力する
加減算指令回路と、タイマレジスタの出力が零になった
ことを条件にクロック信号に同期して同期信号を発生す
る同期信号発生回路とから構成されているパルス信号発
生装置を採用したものである。

第１又は第２の装置を含む第７の装置として、インター
バルタイマとして、請求項５記載のものと請求項６記載
のものとを備え、指令に従っていずれか一方のインター
バルタイマを選択する選択手段を有するパルス信号発生
装置を構成したものである。

第１又は第２の装置を含む第８の装置として、パルス信
号出力回路は位相の異なる３以上のパルス信号を生成し
てなるパルス信号発生装置を構成したものである。

第１のマイクロコンピュータとして、第１の装置〜第８
の装置のうちいずれか１つのパルス信号発生装置をＣＰ
Ｕと同一チップ上に形成してなるものを構成したもので
ある。

第１のマイクロコンピュータを含む第２のマイクロコン
ピュータとして、制御周期をパルス信号発生装置の複写
周期に一致させてなるものを構成したものである。

第１のメモリとして１時刻データを指令に従って格納す
る出力時刻マスタメモリと、出力時刻マスタメモリの時
刻データを複写指令により複写する出力時刻スレーブメ
モリと、探索キーとしての入力データと出力時刻スレー
ブメモリの時刻ブタとを比較し、両者の内容が一致した
ときに一致信号を出力する比較器と、信号値を決定する
ための指令データを指令に従って格納する出力制御マス
タメモリと、出力制御マスタメモリの指令ブタを複写指
令により複写し、複写した指令データを比較器からの一
致信号により出力する出力制御スレーブメモリと、を有
する連想メモリを構成したものである。

第１のメモリを含む第２のメモリとして、出力時刻マス
タメモリと出力時刻スレーブメモリ及び比較器をそれぞ
れ複数個有し、各出力時刻マスタメモリと各出力時刻ス
レーブメモリ及び各比較器が１個ずつまとめられて１個
のタグワードセルを構成し、出力制御マスタメモリと出
力制御スレーブメモリをそれぞれ複数個有し、各出力制
御マスタメモリと各出力制御スレーブメモリが１個ずつ
まとめられ１個の出力データワードセルを構成し、タグ
ワードセルと出力データワードセルがそれぞれ複数個設
けられている連想メモリを構成したものである。

〔作用〕

第１の装置において、同期信号が所定の回数発生する毎
に各マスタメモリの内容が各スリーブメモリに複写され
る。この複写のタイミングはインターバルタイマの値が
最終値になったことを示す同期信号に従っておこなわれ
るため、パルス周期の変更によって誤差が発生するのが
防止される。

第２の装置において、同期信号が発生する毎に随時各マ
スタメモリの内容が各スレーブメモリに複写される。こ
の複写のタイミングはパルス信号の終了に同期している
ため、パルス周期の変更によって誤差が発生するのが防
止される。

第１又は第２の装置を含むものにおいて、データを書き
込むためのメモリとデータを比較するためのメモリを分
離したため、タグを書き換えている間でも書き換え前の
タグで不安定した連想動作を実行できる。更にタグ用の
メモリと比較器が一体化され、かつ連想用のメモリが一
体化されているため、各部の配線が短くなり、チップの
面積を減少させることが可能となる。

第４の装置において、同一のタグが複数のタグに書き込
まれた場合でも、逐次比較を実行することにより、各タ
グに対応する出力データを順番に読み出すことができる
。これにより、複数のパルス信号の変更時刻の管理が信
号毎にバラバラであっても、所望のパルス信号の波形を
得ることが可能となる。

第７の装置において、パルス信号の変調方式によって三
角波状のキャリアと鋸歯状のキャリアのうち一方のキャ
リアを選択することが可能となる。

〔実施例〕

以下、本発明の一実施例を図面に基づいて説明する。

本実施例における装置は、第１図に示されるように、Ｃ
ＰＵ１００と制御レジスタ１１０とインターバルタイマ
１２０と複写許可回路１３０と並列比較型連想メモリ１
４０及び出力制御回路１５０から構成されており、ＣＰ
Ｕ１００と各部がシステムバスＢＯを介して接続されて
いる。ＣＰＵ１００は各種の処理演算をおこないないＰ
ＷＭ信号の周期を定め、周期に関連した指令を出力する
演算指令手段として構成されている。そして各種指令が
制御レジスタ１　］、　Ｏに格納されるようになってい
る。

制御レジスタ１１０には、次の第１表に示されるように
、１６ビツトによって各種の情報が格納されるようにな
っている。

複写信号Ｓ１３が発生したときにセットされＣＰＵ１０
０にたいして割込み処理を要求する状態にあることを示
す割込み要求ステータスＩＲ３と、割込み要求ステータ
スＩＲ５が要求状態にあるとき割込み処理を要求する割
込み信号Ｓ１９を発生させる割込み要求許可ビットＩＲ
Ｅと、本パルス信号出力回路の動作開始を指示する動作
スタートビットＳＴＲと、ＰＷＭ信号のキャリアを三角
波とするか鋸歯状波とするかを指定するキャリア波形指
定ビットＣＷＳと、異なった周期を持つ複数のクロック
信号の中からタイマクロックＳｌｌを選択するクロック
ソース選択部Ｃ８Ｓと、ＣＰＵ１００の設定に従いＮ回
（Ｎは自然数）の同期信号Ｓ１２につき１回づつ複写信
号Ｓ１３を発生させる周期複写許可部ＰＣＥと、ＣＰＵ
１００の指示に従ってその指示ごとに直後の同期信号Ｓ
１２により１回づつ複写信号Ｓ１３を発生させる随時複
写許可部ＲＣＥと、並列比較型連想メモリ１４０の２層
メモリ構造を等価的に１層とするマスタメモリ比較ビッ
トＣＭＭと、並列比較型連想メモリ１４０を等価的に逐
次比較動作を行わせるスキャンビットＳＣＮと、出力信
号群Ｓ１７のすべての信号をＯに固定する出力信号リセ
ットビットＯ８Ｒとより構成される。

動作スタートビットＳＴＲはＩＩ　Ｉ　ＩＩで動作を示
し、１１０　ＩＴで停止を示し、動作開始信号ＳＴＲと
してオンパルス信号出力回路の動作開始前の状態が規定
されている。すなわちインターバルタイマ１２０に動作
開始信号ＳＴＲが入力され、タイマレジスタ１２１の更
新を動作開始まで停止することにより計時動作を停止し
、ＣＰＵ１００が書き込んだ計数値から動作を開始でき
るようにされている。また動作開始信号ＳＴＲが複写許
可回路１３０に入力されて動作を開始する前は複写信号
Ｓ１３を“１”にしてマスタメモリ１４１とスレーブメ
モリ１４２の内容を一致させ、動作開始時刻から所望の
連想動作を可能にしている。更に出力制御回路１５０に
動作開始信号ＳＴＲが入力されて出力レジスタ１５４へ
の書き込み信号を禁止して、ＣＰＵ１００によって初期
化される以前の並列比較型連想メモリ１４０が発行した
出力制御指令に従って出力レジスタ１５４が更新される
ことを防止している。

ＣＰＵ１００からの制御レジスタ１００の各ビットに対
するセット及びリセットは１及びＯの書き込みによって
実行する。ただし、割込み要求ステータスＩＲ８はＣＰ
Ｕ１００によるセットのほかに複写信号Ｓ１３によりセ
ットされる。随時複写許可ピントＲＣＥはＣＰＵ１００
によるリセットのほかに複写信号Ｓ１３によりセットさ
れる。

本パルス信号出力回路の総合リセットは総リセット信号
Ｓ１０によって行われるが、負荷を小さくしてリセット
信号のデイレイを無くして確実なリセット動作を保証す
るために、制御レジスタ１１０の全ビットのみをこの総
リセット信号ＳＩＯで０にすることにした。

インターバルタイマ１２０は周期レジスタ１２２、タイ
マ演算器１２３．タイマレジスタ１２１を備えており、
タイマクロックＳｌｌを計数し、ＣＰＵ１００が制御レ
ジスタ１１０に書き込んだ内容に従ってＰＷＭのキャリ
アとして鋸歯状あるいは三角波状にインターバルタイマ
値Ｔを変化させるようになっている。更にインターバル
タイマ値Ｔが最小となる時刻である各タイマ周期毎に、
その終了を示す同期信号Ｓ１２を出力するようになって
いる。またこの周期信号Ｓ１２に関連して昇降信号Ｓ１
８を発生するようになっている。この昇降信号Ｓ１８は
キャリアが上り調子にあるか下り調子にあるかを示すよ
うになっており、インターバルタイマ値Ｔが三角波状キ
ャリアを発生しているとき、タイマ周期の前半では上り
調子を示し、後半では下り調子を示すようになっている
。

そしてインターバルタイマ１２０の具体的構成が第２図
に示されている。

第２図において、インターバルタイマ１２０はタイマレ
ジスタ１２１２周期レジスタ１２２．数値比較器１２３
ｇ、Ｏ／１検出器１２３ｈ、フリップフロップ１２３ｉ
、インクリメンタ／デクリメンタ１２３ｊ、クリア回路
１２３に、マルチプロフサ１２４．論理回路Ｇ４．Ｇ５
．Ｇ６．Ｇ７を備えて構成されている。タイマレジスタ
１２１は論理回路Ｇ６からタイマクロックＳｌｌを入力
し、このタイマクロックＳｌｌに同期して、マルチプロ
フサ１２４からのデータを入力し、入力したデータをイ
ンターバルタイマ値Ｔとして数値比較器１２３ｇと０／
１検出器１２３ｈとインクリメンタ／デクリメンタ１２
３ｊに出力するようになっている。周期レジスタ１２２
はシステムバスＢＯを介してインターバルタイマ値Ｔの
最大値Ｔｐが記憶されている。この最大値Ｔｐはタイマ
値Ｔとして鋸歯状に変化させる場合にはＰＷＭ信号の１
周期を特定するための最大値であり、タイマ値Ｔを三角
波状に変化させる場合にもＰＷＭ信号の半周期を特定す
るための最大値である。

数値比較器１２３ｇはインターバルタイマ値Ｔと最大値
Ｔｐを比較し、両者の内容が一致した場合に最大値信号
８１２３ｇを“１″にし、インターバルタイマ値Ｔと最
大値Ｔｐが一致しないときには最大値信号８１２３ｇを
０′″にする。

０／１検出器１２３ｈはインターバルタイマ値Ｔがゼロ
か否かを示す最小値信号８１２３ｈａと１か否かを示す
一検出信号５１２３ｈｂを出力する。インターバルタイ
マ値Ｔがゼロのとき最小信号５１２３ｈａを“１″にし
、インターバルタイマ値Ｔがゼロでないとき最小値信号
Ｓ　１２３　ｈ　ａをＯ”にする。インターバルタイマ
値Ｔが“１″′のとき一検出信号５１２３ｈｂを“１″
にし、インターバルタイマ値Ｔが１″′でないとき一検
出信号５１２３ｈｂを“Ｏ”にする。また、これらの最
大値信号５１２３ｇと最小値信号５１２３ｈａと一検出
信号５１２３ｈｂと制御レジスタ１１０が出力するキャ
リア波形指定ＣＷＳにより昇降信号Ｓ１８とクリア信号
５１２３ｉｃを発生し、インクリメンタ／デイクリメン
タ１２３ｊとクリア回路１２３にの演算を制御する。昇
降信号８１８はインターバルタイマ値Ｔが上り調子のと
き１１１　ＩＩであり、このときインクリメ・フタ／デ
イクリメンタ１２３ｊは１加算をする。下り調子のとき
はＩＩ　ＯＩＩであり、このときインクリメンタ／デイ
クリメンタ１２３ｊは１減算をする。クリア信号５１２
３ｉｃは１１１　ＩＩのときクリア回路１２３にの出力
値Ｔｋをゼロにする。ＬＩ　ＯＩＴのときは入力値をそ
のまま出力する。

ここで、キャリアとして三角波形のものを指定した場合
の動作を第３図及び第４図に基づいて説明する。

まず、キャリア波形相定ＣｗＳが１′″として三角波が
キャリアとして指定されるとフリップフロップ１２３１
がセットされ、昇降信号Ｓ１８が１１１１＋となりイン
クメンタ／デクリメンタ１２３ｊに加算指令が供給され
る。これによりタイマレジスタ１２１の出力値が順次イ
ンクリメンタ／デクリメンタ１２３ｊで加算され、加算
されたタイマ値がクリア回路１２３ｋを介してマルチプ
レクサ１２４に転送され、再びタイマレジスタ１２１に
入力される。このような動作を継続するとインターバル
タイマ値ＴがタイマクロックＳｌｌに同期して階段状に
順次増加する。このタイマ値Ｔが最大値Ｔ　ｐ、に近く
なると各部の信号は第３図に示されるように変化する。

すなわち、第１１周期のように昇降信号Ｓ１８が昇り調
子を示していると、タイマクロックパレス毎にインター
バルタイマ値ＴがＴｐ−２からＴｐ−１そしてＴｐと１
ずつ増加していき、インターバルタイマ値ＴがＴＰに達
した場合、０４周期では数値比較器１２３ｇから最大値
信号５１２３ｇをＩＩ　Ｉ　ＩＩとする信号が出力され
る。これによりフリップフロップ１２３１がリセットさ
れ、昇降信号８１８が下り調子を示すパＯ′″に戻る。

これによりインクメンタ／デクリメンタ１２３ｊに１減
算するための指令が与えられ、この後タイマクロック毎
にインターバルタイマ値Ｔが順次域じられ、第４図の状
態に移行する。

第４図において、タイマ周期が終了する時刻付近におい
て昇降信号３１８が下り調子を示している場合には、動
作クロックの第Ｃ１周期のタイマクロックによって第Ｃ
２周期にインターバルタイマ値Ｔが２から１に減じられ
る。こ分とき０／１検出器１２３ｈは一検出信号１２３
ｈｂを１４１　ＩＩにする。ここで、−検出信号１２３
ｈｂが７／　１７１であり昇降信号３１８がｔｔ　ＯＩ
Ｉであるから、論理回路Ｇ５は第Ｃ３周期のタイマクロ
ックパルスを同期信号Ｓ１２として出力する。このタイ
マクロックパルスでインターバルタイマ値ＴはＯに減じ
られる。このとき、０／１検出器１２３ｈは最小値信号
５１２３ｈａを１′″にする。この最小値信号５Ｌ２３
ｈａによりフリップフロップ１２３１がセットされ、第
Ｃ４周期で昇降信号３１８が上り調子に反転し、“１１
′になる。すなわち、インクリメンタ／デイクリメンタ
１２３ｊに１加算を指示する。これによりこの後のタイ
マクロックパルスではインターバルタイマ値Ｔは増加し
て行く。

ところで第Ｃ６周期から第Ｃ８周期までインターバルタ
イマ値Ｔが１であるため、−検出信号５１２３ｈｂは“
１”になる。しかし、昇降信号８１８が上り調子である
ため、論理回路Ｇ５は同期信号５１２を発生しない。

以上の動作により三角波状のキャリアを実現することが
できる。また論理回路Ｇ５は三角波状のキャリアの１周
期に１回のみ同期信号Ｓ１２を発生しないようになって
いる。

次に、制御レジスタ１１０のキャリア波形指定ビットＣ
ＷＳによって鋸歯状のキャリアを指定した場合には、各
部の波形が第５図のように変化する。この場合キャリア
波形相定ＣＷＳはＩＩ　ＯＩＩとなり、フリップフロッ
プ１２３１が強制的にセットされ続け、昇降信号８１８
は１′″の状態に維持される。またクリア信号５１２３
ｉｃは最大値信号８１２３ｇと等しくなる。

フリップフロップ１２３１がセットされインクリメンタ
／デクリメンタ１２３ｊがタイマレジスタ１２１の出力
値を順次加算すると、第５図に示されるように、第０１
周期と第０３周期のタイマクロックパルスによってイン
ターバルタイマ値Ｔが１ずつ増加する。第Ｃ４周期では
周期レジスタ値Ｔｐとインターバルタイマ値Ｔが一致し
て最大値信号３１２３ｇがパ１′″になり、その結果ク
リア信号５１２３ｉｃが１１”になり、クリア回路出力
値Ｔｋがゼロになる。このゼロを次のタイマクロックパ
ルスでタイマレジスタ１２１に格納する。よって、最大
値信号３１２３ｇがＯになりりリア信号５１２３ｉｃも
Ｏになり、クリア回路１２３にはインクリメンタ／デイ
クリメンタ出力値Ｔｊをそのまま通過させる。この動作
により後続のタイマクロックパルスではインターバルタ
イマ値Ｔが１ずつ加算され、再び最大値Ｔｐと等しくな
る。

この場合クリア信号が′１″となった後のタイマクロッ
クＳｌｌに同期して同期信号Ｓ１２が出力される。以上
によって鋸歯状のキャリアを実現することができる。

キャリアとして三角波状のものと鋸歯状のものについて
述べたが、三角波形のキャリアは三相インバータの高調
波成分を鋸歯状のキャリアよりも低減することができ、
また電ｉ１１！ｇ音の主な周波数が２倍のキャリア周波
数になり、静音化はしやすいという利点が理論的に明ら
かになっている。このため、本実施例においては、従来
からマイクロコンピュータに内蔵されている鋸歯状のキ
ャリアと共に三角波状のキャリアを発生可能とするため
に、２つのキャリアを発生させることとしている。

そしてキャリアとして三角波状のキャリアを用いれば、
ＤＣモータ制御ではＰＷＭ信号の立ち上がりがＰＷＭ周
期の開始に一致し制御性能を高めることが可能となる。

複写許可回路１３０はＣＰＵ１００が制御レジスタ１１
０に設定した値に従って同期信号Ｓ１２を間引いた形の
複写信号Ｓ１３を発生するようになっている。すなわち
同期信号Ｓ１２が所定の回数発生する毎に複写信号Ｓ１
３を発生するようになっている。この複写信号Ｓ１３は
インターバルタイマ値Ｔが最小値であることを示す同期
信号Ｓ１２と同期しているため、マスタメモリ１４１の
内容をスレーブメモリ１４２へ複写したときの前後で出
力時刻がインターバルタイマ値Ｔを飛び越えることを防
ぎ、並列比較型連想メモリ１４０が所望の時刻に出力制
御指令を発行することができるようになっている。また
制御機皆ではＰＷＭ信号のパルス幅を変更する周期がタ
イマ周期の整数倍であることが要求されており、ＣＰＵ
１００が定める複写許可期間で同期信号Ｓ１２を間引い
た複写信号８１３によってこの要求を実現することがで
きる。そしてこの変更周期が機器制御の制御周期となる
。以下複写許可回路１３０の具体的構成を第６図を用い
て説明する。

複写許可回路１３０は同期信号Ｓ１２を分周指定信号５
６１１に従って分周する分周回路６２０と、周期複写許
可信号５６１０を制御レジスタ１１０からの指令に従っ
て複写信号Ｓ１３に変換する論理回路Ｇ６２から構成さ
れている。複写許可回路１３０は、動作開始信号ＳＴＲ
がＯ″のとき論理回路Ｇ６２によって複写信号Ｓ１３を
複写状態すなわち′１′″とするようになっている。こ
の機能によってスレーブメモリ１４１の初期化を簡単に
おこなうことができる。この機能がない場合にはマスタ
メモリ比較ビットＣＭＮをＩＩ　Ｉ　ＩＩにして複写信
号Ｓ１３をＩＩ　Ｉ　ＩＩとすることも考えられるが、
この方法ではマスタメモリ比較１４１を連想動作の対象
にするという意味となり、マスタメモリ比較ビットＣＭ
Ｎの定義にない情報は誤解を招く恐れがあるため望まし
くない。

分周回路６２０は制御レジスタ１１０の周期複写許可部
ＰＣＥの指定に従って同期信号Ｓ１２を分周して周期複
写許可信号５６１０を発生するようになっている。この
信号は論理回路Ｇ６２に入力され、制御レジスタ１１０
の随時複写許可ビットＲＣＥにＣＰＵ１００がＩＩ　Ｉ
　ＩＩを書き込むと、随時複写許可信号５６２０もＩＩ
　１１＋となり、この書き込み直後の同期信号Ｓ１２に
同期して論理回路Ｇ６２から複写信号Ｓ１３が発生する
。複写信号５１３が発生すると随時複写許可ビットＲＣ
Ｅがリセットされる。また複写信号Ｓ１３が発生すると
割込要求ステータスＩＲ８がセットされ、割込要求許可
ビットＩＲＥがパ１′″であれば割込信号が発生する。

次に複写許可回路１３０の分周回路６２０の具体的構成
を第７図に示す。

本実施例においては、動作クロックとして高周波動作の
ＣＭＯＳマイクロコンピュータの多くは二相オーバーラ
ツプ波形を用いているのに対して、二相ノンオーバーラ
ツプ波形にしたものを用いている。これは、二相オーバ
ーラツプ波形の動作クロックでは一動作クロック周期中
に４回のラッチが必要になるのに対して、二相ノンオー
バラップ波形の場合には２回のラッチで十分であり、回
路規模を小さくできるからである。この考え方は当発明
のすへての回路に共通である。

分周回路６２０はフリップフロップ７２１，７２２．７
２３、比較器７１０、論理回路Ｇ７１゜Ｇ７２．Ｇ７３
を備え、これらによって３ビツトの同期カウンタを構成
するようになっている。そして同期信号Ｓ１２を３ビツ
トの同期カウンタで計数し、同期複写許可部ＰＣＥの３
ビツトＣＰＵ２とＣＰＵＩとｃｐｕｏが示す数値とカウ
ンタ部の計数値を比較し、両者の内容が一致したときに
同期カウンタがリセットされるようになっている。

この比較器における結果が同期信号Ｓ１２の周期複写許
可部ＣＰＵの値で分周した周期複写許可信号５６１０と
なる。ここで、フリップフロップ７２１はマスタスレー
ブ構成の同期クリア付きのトグル型であり、フリップフ
ロップ７２２，７２３はマスタスレーブ構成の同期クリ
ア付きトグルイネーブル付きのトグル型である。

次に、分周回路６２０の動作を第８図により説明する。

周期複写許可部ＣＰＥの値がＬＬ　ＯＩＩのとき各フリ
ップフロップの出力が常にＯ′″であり、周期複写許可
信号５６１０は常にＩＩ　Ｉ　ＩＩとなる。結果として
同期信号Ｓ１２が発生する毎に複写信号Ｓ１３が発生す
ることになる。一方周期複写許可部ＣＰＥの値が５のと
き、すなわちＣＰＥ０が１′″ＣＰＥ１がＩＩ　Ｏ１１
で、ＣＰＥ２が“１”のときフリップフロップ７２１〜
７２３で構成された同期カウンタはＯ〜５まで計数し再
び０に戻る。このカウンタ値が５のとき比較器７１０は
周期複写許可部ＣＰＥの値とカウンタ値の一致を検出し
、周期複写許可信号６１０を出力する。この幅は１タイ
マクロック周期であり、周期はタイマクロック周期の整
数倍である。そしてその値は周期複写許可部ＣＰＥの値
に１を加えた値である。例えば第８図の例では周期複写
許可部ＣＰＵの値がＯと５であり、それぞれの周期複写
信号５６１０の周期はタイマクロック周期の１倍と６倍
である。

並列比較型連想メモリ１４０はマスタメモリ１４１、ス
レーブメモリ１４２、比較器群１４３を備えて構成され
ており、メモリが随時書き込み用と比較用の二相構造と
なっている。ＣＰＵ１００からの随時書き込み用メモリ
はマスタメモリ１４１であり、インターバルタイマ１２
０との比較用メモリはスレーブメモリ１４２である。マ
スタメモリ１４１の内容は複写信号Ｓ１３に従ってスレ
ーブ１４２へ複写し、ＣＰＵ１００が書き込んだデータ
を連想動作に反映するようになっている。

またマスタメモリ１４１をタグ部に相当する出力時刻マ
スタレジスタ群と連想部に相当する出力制御マスタレジ
スタ群に分けられており、各群のそれぞれのレジスタに
は、ＣＰＵ１００のメモリ空間に個別の位置（アドレス
）が割り当てられている。すなわちマスタメモリ１４１
の各レジスタはシステムバスＢＯを介して個別にアクセ
ス可能となっている。更にスレーブメモリ１４２はマス
タメモリ１４１の出力時刻マスタレジスタ群と出力制御
スレーブレジスタ群に対応してそれぞれ出力時刻スレー
ブレジスタ群と出力制御スレーブレジスタ群に分けられ
ている。出力時刻スレーブレジスタ群は探索キーである
インターバルタイマ値Ｔと比較器群１４３により並列に
比較される。これらの比較においてタイマ値の一致が検
出されたときには、一致した出力時刻スレーブレジスタ
＃ｎ（ｎは番号）に対応するタグ＃ｎ一致信号が出力さ
れ、対応する出力制御スレーブレジスタ＃ｎの出力制御
指令が出力制御指令バスＳ１６を介して出力される。こ
のとき同時に、バスＳ１６上のデータが有効なものとし
て、この指令に従って出力信号群Ｓ１７を変更しないこ
とを示す出力許可信号Ｓ１５が出力される。

このように、連想メモリ１４０は、タグ部と連想部にそ
れぞれ出力時刻データと出力制御指令データを記憶し、
探索キーにインターバルタイマ値Ｔを用いることで出力
制御指令の所望の時刻における発行を可能としている。

更にメモリを二重橋造とすることにより、ＣＰＵ１００
が出力信号の変化時刻を定める出力時刻データや変化後
の値を定める出力制御指令データをタイマ周期の中程で
書き換えてもＰＷＭ信号のパルス幅に誤差が発生しない
ようになっている。以下連想メモリ１４０の具体的構成
を第９図を用いて説明する。

連想メモリ１４０はマスタメモリ１４１、スレーブメモ
リ１４２、比較器群１４０の他に、連想メモリ入出力回
路９１１、読み比し優先回路９１２、連想メモリ出力ラ
ンチ９１３．ＯＲゲート９１４を備えており、マスタメ
モリ１４１とスレーブメモリ１４２はタグ部と連想部に
それぞれ分かれて構成されている。すなわち出力時刻マ
スタレジスタ＃ｎと出力時刻スレーブレジスタ＃ｎと比
較器＃ｎがそれぞれ１個ずつまとめられて１個のレイア
ウトセルとしてタグワードセル９２０を構成し、このタ
グワードセル９２０が複数個設けられている。更に出力
制御マスタレジスタ＃ｎと出力制御スレーブレジスタ＃
ｎとデータ出力回路＃ｎがそれぞれ１個ずつまとめられ
て１個のレイアウトセルとして出力データワードセル９
３０を構成し、この出力データワードセル９３０が複数
個設けられている。尚、ｎは番号を示す。連想メモリ１
４０をこのように構成することにより、マスタメモリ１
４１とスレーブメモリ１４２及び比較器群１４３の各部
の配線長を短くでき、配線面積を縮小できる。更に、そ
の結果として配線の負荷容量を低減できるので、各レジ
スタの出力段のトランジスタを小さいものとすることが
でき、あるいは省略することができる。これらの２つの
効果により連想メモリ１４０のレイアウトサイズを小さ
くすることができる。またマスタメモリ１４１に対する
システムバスＢＯとの人出回路９１１を複数のレジスタ
で共用しているため、これによってもレイアウトサイズ
を縮小することができる。

上記構成において、複写信号Ｓ１３が入力されると各マ
スタレジスタの内容がそれぞれスレーブレジスタへ複写
される。複写信号Ｓ１３が入力されると各マスタレジス
タからスレーブレジスタへ複写する。インターバルタイ
マ値Ｔは探索キーとして各比較器に並列に供給され各出
力時刻スレーブレジスタと並列に比較される。両者の内
容が一致した比較器＃ｉ　　（ｉは番号）はタグ＃ｉ一
致信号Ｓ９ｉを出力する。タグ＃〇一致信号Ｓ９０から
タグ＃７一致信号Ｓ９７のいずれかが出力されると出力
許可信号Ｓ１５が１′１”になる。同時に二つ以上の一
致が発生した場合には読み出し優先回路９１２がタグ番
号の小さいもの（例えば５番）に対して読み出し信号Ｓ
９ｊ　ａを出力して、出力制御スレーブレジスタ＃ｊの
出力制御指令をデータ出力回路＃ｊを介して出力データ
バスＢｏｕｔ経由で読みだす。すなわち、１つの出力制
御指令だけは正常に発生させるものである。このとき連
想メモリ出力ラッチ９１３は出力データバスＢ　ｏｕｔ
の電圧を出力制御指令バスＳ１６の電圧振幅に増幅する
差動増幅器である。この読み出し優先回路９１２は出力
制御指令の発生順に定まっている空間ベクトル型ＰＷＭ
インバータを制御するとき。

特に効果的である。タグ番号（あるいはレジスタ番号と
いってもよいが）の小さいものに出力順の遅い出力制御
指令を割り当てることで２ケ所以上のタグが同時に一致
した場合１発生順の遅い出力制御指令が優先することに
なり、出力するＰＷＭ信号のパルス幅に誤差を生じない
。ただし、出力制御指令の解読方式として後述するよう
に出力制御指令の中の出力制御モードＯＣＭによって指
定する４種類の方式を考えており、ここでは３本２組の
パラレル出力にしする。また、制御レジスタ１１０にお
いてスキャンビットＳＣＮを“１”すると、第９図の比
較許可信号５Ｌ１００から比較許可信号５１１０７の８
本の比較許可信号のうち１本のみがＩＩ　Ｉ　ＩＩにな
り、この“１”の位置が１動作クロック周期ごとに一つ
ずつ順番に移って行く。比較許可信号が１″の比較器の
み比較動作が可能になる。これにより８動作クロック周
期ごとにすべての比較が終了する。２つ以上のタグが同
時に一致してしまう可能性があり、読み出し優先回路９
１２で対処できない場合、このスキャンビットＳＣＮで
対応することができる。スキャンビットＳＣＮがｔＬ　
ＯＩＩのときには比較許可信号Ｓ１１００から比較許可
信号５１１０７の全てがＬＬ　Ｉ　Ｉ＋になる。

出力制御回路１５０は出力制御指令バスＳ１６上の指令
を連想メモリ指令レジスタ１５１に取り込み、その指令
が有効であることを出力許可信号Ｓ１５が示したとき、
デコーダ１５３がその指令に従って、出力レジスタ１５
４の指定されたビットに指定された値を書き込むことで
、出力信号群Ｓ　１．７の指定された信号に指定された
値を出力するようになっている。ＰＷＭ信号のキャリア
として三角波が選択された場合、一つの出力時刻ブタが
タイマ周期の前半と後半の２回インターバルタイマ値Ｔ
と一致する。ＰＷＭ信号を出力するためには、これら２
回の一致において、相反する出力変化を促す二つの指令
を発行しなければならない。例えばタイマ周期の前半で
は出力信号を立ち上げる指令を発行し、後半では立ち下
げる指令を発行しなればならない。しかし、並列比較型
連想メモリ１４０がタイマ周期の前半か後半かによって
異なった指令を発行することは得策ではない。

なぜなら、出力制御マスタレジスタ群と出力制御スレー
ブレジスタ群がタイマ周期の前半用と後半用の２組必要
になってしまい、回路規模を大きくしてしまうからであ
る。そこで、同一の指令をタイマ周期の前半と後半で出
力値を反転し、出力制御マスタレジスタ群と出力制御ス
レーブレジスタ群を１組で済ませるようになっている。

このために、デコーダ１５３はインターバルタイマ１２
０が出力する昇降信号８１８を入力し、連想メモリ指令
レジスタ１５１の内容と合わせて出力レジスタ１５４を
制御している。さらに、出力制御回路１５０はシステム
バスＢＯを介してＣＰＵ１００が出力レジスタ１５４に
対してビット単位に書き込みができるようになっている
。この機能は並列比較型連想メモリ１４０のワード数が
不足し出力信号群５１７を充分に制御できないとき、Ｃ
ＰＵ１００がこれを補うためのものである。このために
、ＣＰＵ指令レジスタ１５２を設け、連想メモリ指令レ
ジスタ１５１に対するデコード回路と同様な回路をデコ
ーダ１５３に設けて、ＣＰＵｌ００が並列比較型連想メ
モリ１４０と同様に出力制御指令を用いて出力信号群Ｓ
１７を個別にあるいはまとめて変更可能になっている。

但し、ＣＰＵ１００がタイマ周期の前後半に同期してＣ
ＰｔＪ指令レジスタに指令を変更することが難しいので
、タイマ周期の前後半に応じた出力値の変更は行わない
こととしている。また、ＣＰＵ１００の指令と並列比較
型連想メモリ１４０の指令が同一の出力信号を変更しよ
うとした場合、デコーダ１５３はＣＰＵ１００の指令を
優先して実行し、ＣＰＵ１００の出力信号群Ｓ１７に対
する操作性を向上することとしている。

次に、出力制御回路１５０の具体的構成を第１０図に示
す。

第１０図において、出力制御回路１５０は連想メモリ指
令レジスタ１５１、ＣＰＵ指令レジスタ１５２、ビット
ライトデコーダ１５３ｃ、ＣＰＵビットデータアライナ
１５３ｄ、連想メモリビットライトデコーダ１５３ａ、
連想メモリビットデータアライナ１５３ｂ、出力調停回
路１５３ｅ、出力レジスタ１５４を備えており、ＣＰＵ
指令レジスタ１５２がシステムバスＢＯを介してＣＰＵ
１００に接続され、連想メモリ指令レジスタ１５１には
出力制御指令バス３１６を介して出力制御指令が入力さ
れるようになっている。この出力制御指令は出力制御モ
ード○ＣＭの２ビツト（ＱＣＢｌとＯＣＭＯ）と出力信
号値Ｏ８Ｄの８ビツト（Ｏ５Ｄ７〜０８ＤＯ）から構成
されており、その具体的構成が第１１図に示されている
。

出力制御モードＯＣＭが（０，Ｏ）のときは８ビツトパ
ラレル出力である。出力信号値０３Ｄｉ（ｉはＯから７
の整数）は出力レジスタ１５４の対応するビットＰＳｉ
にセットされ、出力される。

出力制御モードＯＣＭが（０，１）のときは３ビット２
組イネイブル付きパラレル出力である。出力信号値０５
Ｄｉ　（ｉはＯから２の整数）は出力信号値０５Ｄ３が
１のときのみ出力レジスタ１５４の対応するビットＰＳ
ｉにセットされ、出力される。出力信号値０８Ｄｉ（ｉ
は４から６の整数）は出力信号値０８Ｄ７が１のときの
み出力レジスタ１５４の対応するビットＰＳｉにセット
され、出力される。このモードは空間ベクトル型３相イ
ンバータ制御に必要な６本ＰＷＭ信号の一括して変更す
る。あるいは、３相１２０度通電型ブラシレスモータ用
インバータ制御に必要な３本のＰＷＭ信号と通電する相
を指定する３本の信号を一括して出力できるようにした
モードである。出力制御モードＯＣＭが（１，０）のと
きは２ビット２組イネイブル付きパラレル出力である。

出力信号値０３Ｄｉ　（ｉは０または１）は出力信号値
０ＳＤ３が１′″のときのみ出力レジスタ１５４の対応
するビットＰＳｉにセントされ、出力される。

このモードはＨ型アームによるＤＣモータ訃勤口路を制
御するモードである。Ｈ型アームの翻動回回では４本の
ＰＷＭ信号、あるいは、２本のＰＷＭ信号と対電方向を
指定する２本の信号を一括して出力可能にしたものであ
る。出力信号値０３Ｄｉ（ｊは４または５）は出力信号
値０８Ｄ７が１１１″′のときのみ出力レジスタ１５４
の対応するビットＰＳｉにセットされ、出力される。出
力制御モードＯ（、Ｍが（１，１）のときは１ビット位
置指定付き単一出力である。出力信号値０８ＤＯと昇降
信号３１８の排他論理和が出力レジスタ１５４のなかの
出力信号値０３Ｄ７，０３Ｄ６，０３Ｄ５で与えられる
０から７の数値に従った位置に対応するビットＰＳｉに
セットされ、出力される。このモードは従来のＰＷＭ信
号出力回路の出力端子の汎用的な指定機能を継承するた
めに設けである。

この出力制御指令の出力制御モードＯＣＭの２ビツト（
ＯＣＭＩとＯＣＭＯ）と、出力信号値○ＳＤのうち出力
制御モードに応じて出力イネイブルとなる部分とを連想
メモリビットライトデコーダ１５３ａで１ビット単位の
書き込み信号Ｂ　Ｗ　ａｍ７−０に分解する。また、連
想メモリビットデータアライナ１５３ｂで出力値を所望
の出力位置にあわたデータＯＤａｍ７−０にす、る。同
様にシステムバスＢＯを介してＣＰＵ指令レジスタ１５
２に書き込まれた出力制御指令はＣＰＵビットライトデ
コーダ１５３ｃで１ビット単位のライト信号Ｂ　Ｗ　ｃ
　ｐ　ｕ　７−０に分解される。ＣＰＵビットデータア
ライナ１５３ｄは出力値を所望の出力位置にあったデー
タ０Ｄｃｐｕ７−０にする。このとき昇降信号３１８に
よって出力値を反転しない。

出力調停回路１５３ｅは１ビット単位にＣＰＵ　１００
からの指令による出力を並列比較型連想メモリ１４０か
らの指令による出力に対して優先して出力する。このＣ
ＰＵ１００からの指令によって、並列比較型連想メモリ
１４０による定常的なパルスの発生に対して任意の時刻
に任意の信号に割り込んで、機器を制御するうえで突発
的に生じるＰＷＭ信号の変更を可能にした。ここで、制
御レジスタ１１０の出力信号リセットビットＯ５ＲがＬ
Ｌ　Ｉ　ＩＩのとき出力レジスタ１５４の全ビットを同
時にリセットする。これにより、モータなどの緊急停止
などを行えるようになっている。

次に、第１２図及び１３図に本発明を用いた機器を制御
したときのＰＷＭ信号発生のタイムチャートを示す。

第１２図は、制御レジスタ１１０のキャリア波形指定ビ
ットＣＷＳをＮ　ＯＩＩとして鋸歯状のキャリアを選択
した場合を示している。またＰＷＭ信号である出力信Ｐ
ＳＯにインバータの駆動信号として必ず必要となるオン
デイレイ時間を設けるために、タグ＃７にオンデイレイ
時間が設定され、その出力制御指令として出力信号ＰＳ
ＯをｄＬ　Ｉ　ＩＩとする指令が設定されている。更に
出力信号ＰＳＯを制御演算結果のパルス幅に従ってＩＩ
　１７＋に戻すために、タグ＃０に出力信号ＰＳＯのオ
フ時間が設定されている。この設定は制御周期毎に出力
時刻マスタレジスタ＃０に書き込まれ、制御周期の中の
最後のＰＷＭ周期が終了するのと同期して出力時刻スレ
ーブレジスタ＃Ｏに複写される。

ここでは制御演算終了後にＣＰＵ１００が制御レジスタ
１１０の随時複写許可ビットＲＣＥをＩＩ　１　＋７に
することで制御周期ごとの複写を指定している。この方
法は制御周期がＰＷＭ周期に比較して２倍から３倍のと
き１周期的複写許可部ＰＣＥと分周回路６２０を不要に
し、本発明の一実施例の回路構成を更に縮小することが
できる。なぜなら、制御演算時間が最短であっても最長
であってもその差異は通常の制御演算では３０％以下に
抑えることができるため、同一のＰＷＭ周期内で随時複
写許可ビットＲＣＥを１にできるからである。なお随時
複写許可ビットＲＣＥは複写と同時に自動的にリセット
されるようにしてソフトウェアでこのビットをクリアす
るＣＰＵ１００の負担を減らした。

制御演算結果の出力信号への反映の過程は１例えば、第
Ｊ制御周期の制御演算結果ｒｏ（、ｉ）は第に−１タイ
マ周期に出力時刻マスタレジスタ＃Ｏに書き込まれ、こ
のタイマ周期中のＣＰＵ１００の複写指示によって、複
写許可回路１３０がこのタイマ周期の終了に同期して出
力時刻スレーブレジスタ＃ｎＯ（すなわちタグ＃Ｏ）に
複写し、すなわち、第ｊ＋１制御周期において出力信号
ＰＳＯに反映される。例えばこの周期中の第にタイマ周
期では時刻ｔａにてタグ＃０が一致して出力信号ｐｓｏ
が０′″に戻る。

第１３図は制御レジスタ１１０のキャリア波形指定ビッ
トＣＷＳのＩＩ　Ｉ　ＩＩにして三角波状のキャリアを
選択した場合であり、出力制御指令の出力制御モード○
ＣＭを１ビツト１指定付単一出力にして昇降信号３１８
による出力値の反転を可能としている。

これにより例えば、第にタイマ周期において時刻ｔａと
ｔｂの２回タグ＃Ｏがインターバルタイマ値Ｔと一致す
るが、時刻ｔａでは出力信号ＰＳＯを出力制御指令どう
り１にして５時刻ｔｂでは昇降信号８１８に従って出力
信号ＰＳＯを出力制御指令と反対の０にしている。これ
によってこの昇降信号８１８による出力制御指令の反転
が三角波状のキャリアを可能にしている。

また、この実施例ではＰ　Ｗ　Ｍ　（Ｍ号発生回路は割
込み処理要求ＩＲＥがＬＬ　Ｉ　１１で、ＰＷＭ周期の
整数倍の周期ごとの複写によってＣＰＵに対して割込み
を要求している。ＣＰＵはこの割込み処理要求によって
機器の制御演算を実施している。このため制御演算周期
を一定にするために従来必要であった制御周期用のイン
ターバルタイマを、本応用例では不要とした。すなわち
、本発明のＰＷＭ信号出力回路を用いれば機器制御用の
マイクロコンピュータのチップの大きさを縮小できる。

〔発明の効果〕

以上説明したように、本発明によれば、スレブメモリの
内容がパルス周期内で常に一定となるため、パルス信号
のパルス幅を変更してもパルス幅に誤差が発生するのを
防止することができる。

更にマスタメモリからスレーブメモリへすべての内容が
同時に複写されるため、複数のパルス信号を発生する場
合でも、各パルス信号間の規律を守ることができる。更
にメモリを二層構造とし複写信号に従ってマスタメモリ
の内容をスレーブメモリへ複写するようにしたため、マ
スタメモリへの書き込み時刻に影響されずに、パルス周
期毎に必ず１回はタグが一致することになり、安定した
連想動作が可能となる。またメモリの内容が書き込み時
刻に影響されないので、パルス信号の周期を演算するた
めの演算手段の負担を軽減することができる。また連想
メモリが複数のタグワードセルと複数の出力データワー
ドセルで構成されているため、各部の配線を短くするこ
とができ、配線面積の縮小及びレイアウトサイズの縮小
を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す全体構成図、第２図は
インターバルタイマの具体的構成図、第３図は三角波状
キャリアの発生タイミングチャート、第４図は三角波状
キャリアの発生タイミングチャート、第５図は鋸歯状キ
ャリアの発生タイミングチャート、第６図は複写許可回
路のブロック構成図、第７図は分集回路のブロック構成
図、第８図は分周回路のタイミングチャート、第９図は
並列比較型連想メモリのブロック構成図、第１０図は出
力制御回路のブロック構成図、第１１図は出力制御指令
の具体的構成を示す構成説明図、第１２図は鋸歯状キャ
リアを用いたときのＰＷＭ信号発生のタイミングチャー
ト、第１３図は三角波キャリアを用いたときのＰＷＭ信
号発生のタイミングチャートである。 １００・・ＣＰＵ、１１０・・・制御レジスタ、１２０
・・・インターバルタイマ、 １２１・・タイマレジスタ、 １２２・・・周期レジスタ、１２３・・・タイマ演算器
、１３０・・・複写許可回路、１４０・連想メモリ、１
４１・・・マスタメモリ、 １４２・スレーブメモリ、１４３・・・比較器群、１５
０・・・出力制御回路、 １５１・・連想メモリ指令レジスタ、 １５２　・ＣＰＵ指令レジスタ、 １５３・・デコーダ、１５４・・・出力レジスタ。

Claims (1)

1. 【特許請求の範囲】 １、パルス信号の周期を定め、周期に関連した指令を出
   力する演算指令手段と、クロック信号に同期してタイマ
   値を生成し、このタイマ値が指定のパルス周期の終了を
   示す値になる毎に同期信号を発生するインターバルタイ
   マと、パルス信号の発生タイミングを特定する時刻デー
   タを指令に従って格納する出力時刻マスタメモリと、出
   力時刻マスタメモリの時刻データを複写信号により複写
   する出力時刻スレーブメモリと、インターバルタイマ出
   力のタイマ値と出力時刻スレーブメモリの時刻データと
   を比較し、両者の内容が一致したときに一致信号を出力
   する比較器と、パルス信号の信号値を決定するための指
   令データを指令に従って格納する出力制御マスタメモリ
   と、出力制御マスタメモリの指令データを複写信号によ
   り複写し、複写した指令データを比較器からの一致信号
   により出力する出力制御スレーブメモリと、前記同期信
   号が所定の回数発生する毎に前記各スレーブメモリへ複
   写信号を出力する複写許可回路と、出力制御スレーブメ
   モリの出力データに従ってパルス信号を出力するパルス
   信号出力回路とを有するパルス信号発生装置。 ２、パルス信号の周期を定め、周期に関連した指令を出
   力する演算指令手段と、クロック信号に同期してタイマ
   値を生成し、このタイマ値が指定のパルス周期の終了を
   示す値になる毎に同期信号を発生するインターバルタイ
   マと、パルス信号の発生タイミングを特定する時刻デー
   タを指令に従って格納する出力時刻マスタメモリと、出
   力時刻マスタメモリの時刻データを複写信号により複写
   する出力時刻スレーブメモリと、インターバルタイマ出
   力のタイマ値と出力時刻スレーブメモリの時刻データと
   を比較し、両者内容が一致したときに一致信号を出力す
   る比較器と、パルス信号の信号値を決定するための指令
   データを指令に従って格納する出力制御マスタメモリと
   、出力制御マスタメモリの指令データを複写信号により
   複写し、複写した指令データを比較器からの一致信号に
   より出力する出力制御スレーブメモリと、複写指令に応
   答して、随時この指令入力直後の同期信号により前記各
   スレーブメモリへ複写信号を出力する複写許可回路と、
   出力制御スレーブメモリの出力データに従ってパルス信
   号を出力するパルス信号出力回路とを有するパルス信号
   発生装置。３、出力時刻マスタメモリと出力時刻スレー
   ブメモリ及び比較器をそれぞれ複数個有し、各出力時刻
   マスタメモリと各出力時刻スレーブメモリ及各比較器が
   １個ずつまとめられ１個のタグワードセルを構成し、出
   力制御マスタメモリと出力制御スレーブメモリをそれぞ
   れ複数個有し、各出力制御マスタメモリと各出力制御ス
   レーブメモリが１個ずつまとめられて１個の出力データ
   ワードセルを構成し、タグワードセルと出力データワー
   ドセルがそれぞれ複数個設けられて連想メモリが形成さ
   れている請求項１又は２記載のパルス信号発生装置。 ４、比較器群は並列比較指令により各出力時刻マスタメ
   モリと各出力時刻スレーブメモリを並列比較し、逐次比
   較指令により特定の出力時刻マスタメモリと特定の出力
   時刻スレーブメモリを逐次比較するように構成されてい
   る請求項３記載のパルス信号発生装置。 ５、インターバルタイマは、クロック信号に同期してタ
   イマ値を出力するタイマレジスタと、タイマレジスタの
   出力を順次加算し、加算値をタイマレジスタへ転送する
   加算器と、パルス信号の周期を特定するための最大タイ
   マ値を記憶する周期レジスタと、タイマレジスタと周期
   レジスタのタイマ値を比較し、両者の内容が一致したと
   きに一致信号を出力する比較器と、一致信号を受けて加
   算値をクリアするクリア回路と、一致信号の発生を条件
   にクロック信号に同期して同期信号を発生する同期信号
   発生回路とから構成されている請求項１又は２記載のパ
   ルス信号発生装置。 ６、インターバルタイマは、クロック信号に同期してタ
   イマ値を出力するタイマレジスタと、タイマレジスタの
   出力を指令に従って加減算し、加減算値をタイマレジス
   タへ転送する加減算器と、パルス信号の半周期を特定す
   るための最大タイマ値を記憶する周期レジスタと、タイ
   マレジスタと周期レジスタのタイマ値を比較し、両者の
   内容が一致したときに一致信号を出力する比較器と、タ
   イマレジスタの出力が零のとき加算指令を、比較器から
   一致信号が発生したときには減算指令をそれぞれ加減算
   器へ出力する加減算指令回路と、タイマレジスタの出力
   が零になったことを条件にクロック信号に同期して同期
   信号を発生する同期信号発生回路とから構成されている
   請求項１又は２記載のパルス信号発生装置。７、インタ
   ーバルタイマとして、請求項５記載のものと請求項６記
   載のものとを備え、指令に従っていずれか一方のインタ
   ーバルタイマを選択する選択手段を有する請求項１又は
   ２記載のパルス信号発生装置。 ８、パルス信号出力回路は位相の異なる３以上のパルス
   信号を生成してなる請求項１又は２記載のパルス信号発
   生装置。 ９、請求項１〜８のいずれか１つの項に記載のパルス信
   号発生装置をＣＰＵと同一チップ上に形成してなるマイ
   クロコンピュータ。 １０、制御周期をパルス信号発生装置の複写周期に一致
   させてなる請求項９記載のマイクロコンピュータ。 １１、時刻データを指令に従って格納する出力時刻マス
   タメモリと、出力時刻マスタメモリの時刻データを複写
   指令により複写する出力時刻スレーブメモリと、探索キ
   ーとしての入力データと出力時刻スレーブメモリの時刻
   データとを比較し、両者の内容が一致したときに一致信
   号を出力する比較器と、信号値を決定するための指令デ
   ータを指令に従って格納する出力制御マスタメモリと、
   出力制御マスタメモリの指令データを複写指令により複
   写し、複写した指令データを比較器からの一致信号によ
   り出力する出力制御スレーブメモリと、を有する連想メ
   モリ。 １２、出力時刻マスタメモリと出力時刻スレーブメモリ
   及び比較器をそれぞれ複数個有し、各出力時刻マスタメ
   モリと各出力時刻スレーブメモリ及び各比較器が１個ず
   つまとめられて１個のタグワードセルを構成し、出力制
   御マスタメモリと出力制御スレーブメモリをそれぞれ複
   数個有し、各出力制御マスタメモリと各出力制御スレー
   ブメモリが１個ずつまとめられ１個の出力データワード
   セルを構成し、タグワードセルと出力データワードセル
   がそれぞれ複数個設けられている請求項１１記載の連想
   メモリ。