JPH07114530A - コンパレータの制御回路 - Google Patents
コンパレータの制御回路Info
- Publication number
- JPH07114530A JPH07114530A JP5258433A JP25843393A JPH07114530A JP H07114530 A JPH07114530 A JP H07114530A JP 5258433 A JP5258433 A JP 5258433A JP 25843393 A JP25843393 A JP 25843393A JP H07114530 A JPH07114530 A JP H07114530A
- Authority
- JP
- Japan
- Prior art keywords
- comparator
- output
- microcomputer
- control circuit
- reference voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 本発明は、コンパレータの比較動作の実行の
有無に応じて電源を供給又は遮断でき、消費電力を抑制
できるコンパレータの制御回路を提供することを目的と
する。 【構成】 本発明によれば、マイクロコンピュータの通
常動作モードにおいて、動作命令に応じて、コンパレー
タ（１）は入力電圧Ｖinを基準電圧Ｖrefと比較し、そ
の後、出力命令に応じて、コンパレータ（１）の出力電
圧はゲート（５）を介してデータバス（６）に転送され
る。従って、前記動作命令及び前記出力命令を実行する
以外は、コンパレータ（１）の電源を遮断でき、マイク
ロコンピュータの消費電力を抑制できる。
有無に応じて電源を供給又は遮断でき、消費電力を抑制
できるコンパレータの制御回路を提供することを目的と
する。 【構成】 本発明によれば、マイクロコンピュータの通
常動作モードにおいて、動作命令に応じて、コンパレー
タ（１）は入力電圧Ｖinを基準電圧Ｖrefと比較し、そ
の後、出力命令に応じて、コンパレータ（１）の出力電
圧はゲート（５）を介してデータバス（６）に転送され
る。従って、前記動作命令及び前記出力命令を実行する
以外は、コンパレータ（１）の電源を遮断でき、マイク
ロコンピュータの消費電力を抑制できる。
Description
【０００１】
【産業上の利用分野】本発明は、コンパレータの制御回
路に関する。
路に関する。
【０００２】
【従来の技術】最近、マイクロコンピュータは、アナロ
グ電圧に信号処理を施す為に、複数のコンパレータを内
蔵している。前記コンパレータは、入力電圧を基準電圧
と比較し、例えば入力電圧が基準電圧より大きい時にハ
イレベルを出力し、入力電圧が基準電圧より小さい時に
ローレベルを出力するものである。そして、前記コンパ
レータの出力をデータバスを介してＡＬＵ（論理演算ユ
ニット）、ＡＣＣ（アキュムレータ）等に転送し、プロ
グラム命令に従って論理演算を施す仕組みになってい
る。
グ電圧に信号処理を施す為に、複数のコンパレータを内
蔵している。前記コンパレータは、入力電圧を基準電圧
と比較し、例えば入力電圧が基準電圧より大きい時にハ
イレベルを出力し、入力電圧が基準電圧より小さい時に
ローレベルを出力するものである。そして、前記コンパ
レータの出力をデータバスを介してＡＬＵ（論理演算ユ
ニット）、ＡＣＣ（アキュムレータ）等に転送し、プロ
グラム命令に従って論理演算を施す仕組みになってい
る。
【０００３】
【発明が解決しようとする課題】ところで、前記コンパ
レータは、マイクロコンピュータがスタンバイモードの
時に電源を遮断され、マイクロコンピュータが通常動作
モードに移行した時に電源を供給される様になってい
る。従って、前記コンパレータは、マイクロコンピュー
タの通常動作モードにおいて、比較動作を実行しない時
にも電源を供給され続け、消費電力が増大してしまう問
題があった。
レータは、マイクロコンピュータがスタンバイモードの
時に電源を遮断され、マイクロコンピュータが通常動作
モードに移行した時に電源を供給される様になってい
る。従って、前記コンパレータは、マイクロコンピュー
タの通常動作モードにおいて、比較動作を実行しない時
にも電源を供給され続け、消費電力が増大してしまう問
題があった。
【０００４】そこで、本発明は、コンパレータの比較動
作の実行の有無に応じて電源を供給又は遮断でき、消費
電力を抑制できるコンパレータの制御回路を提供するこ
とを目的とする。
作の実行の有無に応じて電源を供給又は遮断でき、消費
電力を抑制できるコンパレータの制御回路を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、マイクロコンピュータの通常動作モードにおい
て、動作命令に応じて、入力電圧を基準電圧と比較する
コンパレータと、出力命令に応じて、前記コンパレータ
の出力電圧をデータバスに導出するゲートと、を備え、
前記動作命令及び前記出力命令を実行する以外は、前記
コンパレータの電源を遮断する点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、マイクロコンピュータの通常動作モードにおい
て、動作命令に応じて、入力電圧を基準電圧と比較する
コンパレータと、出力命令に応じて、前記コンパレータ
の出力電圧をデータバスに導出するゲートと、を備え、
前記動作命令及び前記出力命令を実行する以外は、前記
コンパレータの電源を遮断する点である。
【０００６】
【作用】本発明によれば、マイクロコンピュータの通常
動作モードにおいて、動作命令に応じて、コンパレータ
は入力電圧を基準電圧と比較し、その後、出力命令に応
じて、前記コンパレータの出力電圧はゲートを介してデ
ータバスに転送される。従って、前記動作命令及び前記
出力命令を実行する以外は、前記コンパレータの電源を
遮断でき、マイクロコンピュータの消費電力を抑制でき
る。
動作モードにおいて、動作命令に応じて、コンパレータ
は入力電圧を基準電圧と比較し、その後、出力命令に応
じて、前記コンパレータの出力電圧はゲートを介してデ
ータバスに転送される。従って、前記動作命令及び前記
出力命令を実行する以外は、前記コンパレータの電源を
遮断でき、マイクロコンピュータの消費電力を抑制でき
る。
【０００７】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明のコンパレータの制御回路を示す図で
ある。尚、図１の素子はマイクロコンピュータに内蔵さ
れている。図１において、（１）はコンパレータであ
り、−（反転入力）端子は基準電圧Ｖrefが印加され、
＋（非反転入力）端子は入力電圧Ｖinが印加され、基準
電圧Ｖref及び入力電圧Ｖinを比較するものである。即
ち、コンパレータ（１）は、入力電圧Ｖinが基準電圧Ｖ
refより大きい時にハイレベルを出力し、又、入力電圧
Ｖinが基準電圧Ｖrefより小さい時にローレベルを出力
する。尚、コンパレータ（１）は、後述する様に、マイ
クロコンピュータがスタンバイモードの時に電源を遮断
され、マイクロコンピュータが通常動作モードに移行し
て比較動作を実行する時に電源を供給される様になって
いる。以下、マイクロコンピュータが通常動作モードで
ある事を前提に説明を進める。（２）はアドレスレジス
タであり、動作命令を指示するプログラムデータがＲＯ
Ｍ（図示せず）から読み出された時、コンパレータ
（１）をイネーブルとするｍビットデータがセットされ
るものである。（３）はデコーダであり、アドレスレジ
スタ（２）の内容を解読するものである。即ち、デコー
ダ（３）は、前記ｍビットデータがコンパレータ（１）
をイネーブルとする情報である時にハイレベルを出力
し、又、前記ｍビットデータがコンパレータ（１）をデ
ィセーブルとする情報である時にローレベルを出力す
る。従って、コンパレータ（１）は、デコーダ（３）の
ハイレベル出力に従って電源を供給され、又、デコーダ
（３）のローレベル出力に従って電源を遮断される。Ｉ
ＯＢＴＰＢは、出力命令を指示するプログラムデータが
前記ＲＯＭから読み出された時、ハイレベルとなる信号
である。（４）はＡＮＤゲートであり、デコーダ（３）
の出力及びＩＯＢＴＰＢの論理積演算を行うものであ
る。即ち、ＡＮＤゲート（４）は、コンパレータ（１）
の動作命令及び出力命令を実行する時、ハイレベルを出
力する。（５）はＡＮＤゲートであり、コンパレータ
（１）の出力、ＡＮＤゲート（４）の出力、及びクロッ
クＣＰ３の論理積演算を行うものである。即ち、ＡＮＤ
ゲート（５）は、コンパレータ（１）の動作命令及び出
力命令を実行すると共にクロックＣＰ３が発生した時、
コンパレータ（１）の出力電圧をデータバス（６）に転
送する。尚、クロックＣＰ３は、マイクロコンピュータ
の１命令を実行する為に順次発生するクロックＣＰ１〜
４の一部である。
る。図１は本発明のコンパレータの制御回路を示す図で
ある。尚、図１の素子はマイクロコンピュータに内蔵さ
れている。図１において、（１）はコンパレータであ
り、−（反転入力）端子は基準電圧Ｖrefが印加され、
＋（非反転入力）端子は入力電圧Ｖinが印加され、基準
電圧Ｖref及び入力電圧Ｖinを比較するものである。即
ち、コンパレータ（１）は、入力電圧Ｖinが基準電圧Ｖ
refより大きい時にハイレベルを出力し、又、入力電圧
Ｖinが基準電圧Ｖrefより小さい時にローレベルを出力
する。尚、コンパレータ（１）は、後述する様に、マイ
クロコンピュータがスタンバイモードの時に電源を遮断
され、マイクロコンピュータが通常動作モードに移行し
て比較動作を実行する時に電源を供給される様になって
いる。以下、マイクロコンピュータが通常動作モードで
ある事を前提に説明を進める。（２）はアドレスレジス
タであり、動作命令を指示するプログラムデータがＲＯ
Ｍ（図示せず）から読み出された時、コンパレータ
（１）をイネーブルとするｍビットデータがセットされ
るものである。（３）はデコーダであり、アドレスレジ
スタ（２）の内容を解読するものである。即ち、デコー
ダ（３）は、前記ｍビットデータがコンパレータ（１）
をイネーブルとする情報である時にハイレベルを出力
し、又、前記ｍビットデータがコンパレータ（１）をデ
ィセーブルとする情報である時にローレベルを出力す
る。従って、コンパレータ（１）は、デコーダ（３）の
ハイレベル出力に従って電源を供給され、又、デコーダ
（３）のローレベル出力に従って電源を遮断される。Ｉ
ＯＢＴＰＢは、出力命令を指示するプログラムデータが
前記ＲＯＭから読み出された時、ハイレベルとなる信号
である。（４）はＡＮＤゲートであり、デコーダ（３）
の出力及びＩＯＢＴＰＢの論理積演算を行うものであ
る。即ち、ＡＮＤゲート（４）は、コンパレータ（１）
の動作命令及び出力命令を実行する時、ハイレベルを出
力する。（５）はＡＮＤゲートであり、コンパレータ
（１）の出力、ＡＮＤゲート（４）の出力、及びクロッ
クＣＰ３の論理積演算を行うものである。即ち、ＡＮＤ
ゲート（５）は、コンパレータ（１）の動作命令及び出
力命令を実行すると共にクロックＣＰ３が発生した時、
コンパレータ（１）の出力電圧をデータバス（６）に転
送する。尚、クロックＣＰ３は、マイクロコンピュータ
の１命令を実行する為に順次発生するクロックＣＰ１〜
４の一部である。
【０００８】以下、図２のタイムチャートを基に、図１
の動作を説明する。先ず、命令サイクルａにおいて、動
作命令を指示するプログラムデータが前記ＲＯＭから読
み出されると、クロックＣＰ４に同期して、コンパレー
タ（１）をイネーブルとするｍビットデータがアドレス
レジスタ（２）にセットされる。次に、命令サイクルｂ
において、出力命令を指示するプログラムデータが前記
ＲＯＭから読み出されると、クロックＣＰ１に同期し
て、デコーダ（３）が前記ｍビットデータを解読してハ
イレベルを出力する。従って、コンパレータ（１）は、
電源を供給され、入力電圧Ｖinを基準電圧Ｖrefと比較
できる状態となる。その後、クロックＣＰ２〜４の間に
ＩＯＢＴＰＢがハイレベルとなり、クロックＣＰ３に同
期して、コンパレータ（１）の出力電圧がＡＮＤゲート
（５）を介してデータバス（６）に転送される。
の動作を説明する。先ず、命令サイクルａにおいて、動
作命令を指示するプログラムデータが前記ＲＯＭから読
み出されると、クロックＣＰ４に同期して、コンパレー
タ（１）をイネーブルとするｍビットデータがアドレス
レジスタ（２）にセットされる。次に、命令サイクルｂ
において、出力命令を指示するプログラムデータが前記
ＲＯＭから読み出されると、クロックＣＰ１に同期し
て、デコーダ（３）が前記ｍビットデータを解読してハ
イレベルを出力する。従って、コンパレータ（１）は、
電源を供給され、入力電圧Ｖinを基準電圧Ｖrefと比較
できる状態となる。その後、クロックＣＰ２〜４の間に
ＩＯＢＴＰＢがハイレベルとなり、クロックＣＰ３に同
期して、コンパレータ（１）の出力電圧がＡＮＤゲート
（５）を介してデータバス（６）に転送される。
【０００９】以上より、コンパレータ（１）は、入力電
圧Ｖin及び基準電圧Ｖrefの比較動作を実行する時のみ
電源を供給される為、消費電力を抑制できることにな
る。
圧Ｖin及び基準電圧Ｖrefの比較動作を実行する時のみ
電源を供給される為、消費電力を抑制できることにな
る。
【００１０】
【発明の効果】本発明によれば、マイクロコンピュータ
の通常動作モードにおいて、コンパレータは、入力電圧
及び基準電圧の比較動作を実行する時のみ電源を供給さ
れる為、消費電力を抑制できる利点が得られる。
の通常動作モードにおいて、コンパレータは、入力電圧
及び基準電圧の比較動作を実行する時のみ電源を供給さ
れる為、消費電力を抑制できる利点が得られる。
【図１】本発明のコンパレータの制御回路を示す図であ
る。
る。
【図２】図１のタイムチャートを示す図である。
（１） コンパレータ （２） アドレスレジスタ （３） デコーダ
Claims (1)
- 【請求項１】 マイクロコンピュータの通常動作モード
において、 動作命令に応じて、入力電圧を基準電圧と比較するコン
パレータと、 出力命令に応じて、前記コンパレータの出力電圧をデー
タバスに導出するゲートと、を備え、 前記動作命令及び前記出力命令を実行する以外は、前記
コンパレータの電源を遮断することを特徴とするコンパ
レータの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5258433A JPH07114530A (ja) | 1993-10-15 | 1993-10-15 | コンパレータの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5258433A JPH07114530A (ja) | 1993-10-15 | 1993-10-15 | コンパレータの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07114530A true JPH07114530A (ja) | 1995-05-02 |
Family
ID=17320147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5258433A Pending JPH07114530A (ja) | 1993-10-15 | 1993-10-15 | コンパレータの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114530A (ja) |
-
1993
- 1993-10-15 JP JP5258433A patent/JPH07114530A/ja active Pending
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