JPH03227177A - 共用内部メモリを有する集積化デジタル信号プロセサ／汎用ｃｐｕ - Google Patents

共用内部メモリを有する集積化デジタル信号プロセサ／汎用ｃｐｕ

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JPH03227177A
JPH03227177A JP2311677A JP31167790A JPH03227177A JP H03227177 A JPH03227177 A JP H03227177A JP 2311677 A JP2311677 A JP 2311677A JP 31167790 A JP31167790 A JP 31167790A JP H03227177 A JPH03227177 A JP H03227177A
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アモス　イントラタ
Moshe Doron
モシェ　ドロン
Gideon Intrater
ギデオン　イントラタ
Lev Epstein
レブ　エプシュタイン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、大略、データ処理システムに関するものであ
って、更に詳細には、内部共用メモリ資源を使用してデ
ジタルデータを回復し且つ処理するための集積化した汎
用及びデジタル信号処理（ＤＳＰ）能力を与える処理プ
ラットフォームに関するものである。
従来技術 何れの通信システムの基本的な機能は、情報源から可及
的に高速且つ正確に宛て先へ通信チャンネルを介して情
報を送信することである。
二つの一般的なタイプの情報源がある。例えば、電話マ
イクロホンなどのようなアナログ源は連続的な信号を発
生する。一方、例えばデジタルデータ処理システムなど
のようなデジタル源は、一連のパルスから構成される信
号を発生する。
アナログ信号を送信すべく構成された通信チャンネル（
例えば、電話回路網）は、デジタル信号を送信すること
を困難とするような特性を有している。アナログチャン
ネルを介してデジタルパルスストリームを送信すること
を可能とするためには、デジタルデータパルスを使用し
てアナログ送信チャンネルと適合性のあるキャリア波形
を変調することが必要である。
所要の変調を実施する装置は、通常、ｒＭＯＤＥＭＪと
して呼称されている。ｒＭＯＤＥＭＪという用語は、変
調器−復調器の短縮形であり、その１個の装置が、典型
的に、送信信号を変調するのみならず、変調されたアナ
ログキャリア波形からデジタルデータを回復するために
受信信号を復調する能力を有している。
伝送チャンネルを介して通過する間、変調キャリア波形
は、システム自身及びノイズ汚染の両方によって導入さ
れる歪みの影響を受ける。従って、ＭＯＤＥＭの復調機
能のタスクの一つは、送信チャンネルから受信した信号
をフィルタして信号対雑音比を改善することである。復
調器は、又、受信信号からタイミング情報を検索して、
デジタルデータを回復するためのサンプリング点を与え
る。
復調器は、又、付加的な処理のために適切なものとする
ためにその他の態様でデータの条件付けを行なうことが
可能である。
従来−のＭＯＤＥＭにおいては、信号フィルタ処理、サ
ンプリング及び条件付はタスクは、三つの機能的ユニッ
トによって行なわれており、即ち、受信した変調キャリ
ア波形をデジタル化した複製物へ変換するアナログ・デ
ジタル変換回路（アナログフロントエンド）、該デジタ
ル化した複製物からデジタルデータを回復するデジタル
信号プロセサ（ＤＳＰ）、及び前記アナログフロントエ
ンドと前記デジタル信号プロセサの両方を制御する制御
機能の三つの機能ユニットである。デジタル信号プロセ
サは、受信したデータのタイプにとって特定的な信号条
件材は及びデータ回復アルゴリズムを実行することによ
りデータを回復する。
例えば、ファクシミリ（ｆａｘ）装置のＭＯＤＥＭにお
けるデジタル信号プロセサ機能は、デジタルファックス
データを回復するためにのみ使用することが可能な特定
目的アルゴリズムを実行する。ファックスシステムの場
合においては、回復されるべきデータは、送信されたハ
ードコピー画像に対応し且つ効率的な送信を容易とする
ために圧縮されたデジタルビットマツプである。受信フ
ァックス装置のＭ　ＯＤ　Ｅ　Ｍのデジタル信号プロセ
サ機能によって実行されるアルゴリズムは、圧縮された
ビットマツプを正確に回復するために特別に構成された
専用ｒｆａｘＪアルゴリズムである。
それは、例えばボイスメイル（ｖｏｉｃｅ　　ｍａｉｇ
）データ又はデータＭ　ＯＤ　Ｅ　Ｍ適用などのような
圧縮したビットマツプ以外のフォーマットのデジタルデ
ータを回復することは不可能である。
これらの他の適用の各々に対しては、異なった専用の「
ボイスメイル（ｖｏｉｃｅ　　ｍａｉｌ）Ｊ又は「デー
タＭＯＤＥＭＪアルゴリズムを実行する異なったデジタ
ル信号プロセサが必要とされる。
第１図に示した如く、従来のファックス装置アーキテク
チャは、二つの主要な機能ブロックに区画することが可
能である。即ち、（１）変調キャリア波形から圧縮した
ビットマツプを回復するための上述したタイプの特別目
的ファックスＭ　ＯＤＥＭブロックと、（２）圧縮した
ビットマツプを対応するハードコピー画像へ変換するた
めに必要とされるタスクを実行するための汎用プロセサ
ブロックである。
特別目的ファックスＭＯＤＥＭブロックの公知の例は、
ロックウェルＲ９６ＤＦＸ　　ＭＯＮＯＦＡＸ　　ＭＯ
ＤＥＭチップであり、即ちいわゆる［ロックウェルモジ
ュール」である。このロックウェルモジュールにおいて
は、電話線などのようなアナログチャンネルから受取っ
た人力変調キャリア波形は、アナログ信号のデジタル化
した複製物を発生するアナログフロントエンドによって
処理され、即ち、該アナログフロントエンドは、入力電
圧レベルのデジタルの読みを発生する。次いで、専用フ
ァックスデジタル信号プロセサがアナログフロントエン
ドによって与えられるデジタル化した複製物から圧縮し
たファクシミリビットマツプを再生するために必要とさ
れる適応フィルタ処理、信号サンプリング、同期及びキ
ャリア位相／周波数トラッキングを実施する。次いで、
再生されたビットマツプは、送信画像をプリントするの
に必要とされる付加的な処理機能を実施する汎用プロセ
サブロックへ供給される。即ち、汎用プロセサブロック
は、回復したビットマツプのＩ＼−トコピー再生を発生
するのに必要なデータ脱圧縮、デコーディング、イメー
ジング及びプリント機能を制御すると共に実施する。
画像を送信するためには、第１図に示したファックス装
置が、上述したステップを逆の順番で実施する。汎用プ
ロセサブロックは、）１−トコビー画像から対応する圧
縮したビットマ・ンプへの変換を制御すると共に実施す
る。次いで、その圧縮されたビットマツプは、特別目的
ファックスＭＯＤＥＭブロックへ供給され、該プロ・ツ
クは、そのビットマツプを使用して、アナログチャンネ
ルを介して宛て先ファックス装置へ送信されるキャリア
波形を変調する。
ロックウェルモジュールと同様なＭＯＤＥＭアーキテク
チャは、ヤマハＹＭ７１０９　　ＦＡＸＭＯＤＥＭ　　
ＬＳＩチップによって与えられている。
ロックウェルモジュール及びヤマ／ＸＭＯＤＥＭチップ
によって示されるファックス装置アーキテクチャ、即ち
別個の汎用プロセサブロックと結合した特別目的ファッ
クスＭＯＤＥＭブロックは、多数の欠点をａしている。
第一に、該システムは、二つの別個のプロセサ機能を必
要としている。即ち、圧縮したビットマツプを回復する
ためのＭＯＤＥＭブロックの特別目的ＤＳＰ機能と、圧
縮したビットマツプをハードコピーへ変換するために必
要とされる残りのタスクを実施するための汎用プロセサ
ブロックの汎用処理及び制御機能である。
ファクシミリ送信が受信されない期間が存在するので、
システムの完全な処理能力はほとんど使用されることは
ない。更に、ＭＯＤＥＭブロックのＤＳＰ機能は、特定
の適用、この場合においてファクシミリ受信／送信に専
用なものとされている。
即ち、上述した如く、入力データを回復するために使用
されるＤＳＰアルゴリズムは固定されており、「ｆａｘ
Ｊアルゴリズムの係数を修正する能力とは別に、ファク
シミリデータ回復以外のタスクを実施することを可能と
するための柔軟性はそのＭＯＤＥＭアルゴリズム内には
存在しない。このことは、冗長な処理能力を具備する高
コストで適用が特定されたシステムアーキテクチャとな
っている。
ロックウェル及びヤマハＭＯＤＥＭアーキテクチャの変
形の一例は沖電気ＫＶ９６−Ｘ６Ｄ　　ＭＯＤＥＭチッ
プセットである。この沖電気のＭＯＤＥＭチップセット
のアーキテクチャは、上述したロックウェル及びヤマハ
ＭＯＤＥＭの別々のＭＯＤＥＭ及び汎用プロセサ機能を
維持するものではあるが、そのアナログフロントエンド
及びＤＳＰ機能も分離されている。ＤＳＰ機能はプログ
ラマブル即ち書込み可能であるので、処理されることの
ある信号のタイプにおけるある程度の柔軟性が与えられ
ている。しかしなから、−度プログラムされると、この
沖電気のＭＯＤＥＭのＤＳＰｉ％能は、尚且つ、固定し
たＤＳＰアルゴリズムに依存するものである。従って、
この沖電気のアーキテクチャは、ロックウェル及びヤマ
ハ装置におけるものと同様な基本的な制限及び非効率性
を有している。
テキサスインストルメンツＴＭＳ３２０Ｃ２５デジタル
信号プロセサは、多数のＤＳＰアルゴリズムシーケンス
を収容することが可能な「汎用」ＤＳＰ能力を提供して
いる。しがしなから、それは、そのＤＳＰ操作及びデー
タの格納のために専用メモリに依存している。従って、
それは、それが関連する汎用プロセサによって与えられ
るものとは別に、それ自身の離隔された制御能力を組込
まねばならない。
ＮＥＣＩＣマイクロシステムズ　リミテッドは、汎用プ
ロセサブロックと集積化されているＤＳＰニア７を有す
るＭＯＤＥＭ　　ＤＳＰチップを供給している。しかし
なから、このＮＥＣ装置のＤＳＰコアは、特定のアルゴ
リズムに専用であり、且つそれ自身の制御機能及びその
オペランドの格納及び検索のための汎用プロセサ機能の
ものとは別個の内部メモリに依存している。更に、この
汎用プロセサ機能は、完全に埋め込み型であり、専用Ｄ
ＳＰ機能に関連したもの以外のタスクに対して使用する
ことは不可能である。
目　　的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、完全な汎用プロセサ
能力を維持しなから、多様なＤＳＰアルゴリズムを実行
することを可能とする二重プロセサプラットフォームを
提供することを目的とする。
構成 本発明は、内部共用メモリアレイに対して共通のアクセ
スのために接続されている集積化汎用プロセサ（ＧＰＰ
）及びデジタル信号プロセサ（ＤＳＰ）機能を利用する
データ処理システムを提供している。この共用メモリア
レイは、ＤＳＰ機能によって実行することが可能な一組
の基本的なＤＳＰ操作に対するオペランドを格納する。
ＤＳＰ機能によって実行されるべきＤＳＰ操作のシーケ
ンスは、ＧＰＰ機能によって選択的に構成することが可
能であり、即ち、汎用プロセサは、異なったデジタル入
力信号フォーマットを処理するためにＤＳＰ機能によっ
て実行することが可能な多様なＤＳＰアルゴリズムを画
定することが可能である。ＤＳＰＳＰアルゴリズム行の
ためにＤＳＰ機能によって必要とされるオペランドを格
納することに加えて、内部共用メモリアレイは、更に、
汎用タスクの実行のためにＧＰＰ機能によって必要とさ
れる選択した命令及びデータを格納する。オペランド、
命令及びデータは、システムメモリから内部共用メモリ
アレイへ選択的にロードさせることが可能である。ＤＳ
ＰＳＰアルゴリズム行の後、対応する情報セットは、内
部メモリアレイからシステムメモリへダウンロードする
ことが可能であり、且つ爾後のＤＳＰＳＰアルゴリズム
新たな汎用プロセサタスクの実行のために新たな情報セ
ットを検索することが可能である。
従って、本発明の原理によれば、汎用プロセサは、人力
信号からデジタルデータを回復し且つ条件付けを行なう
ためにＤＳＰＳＰアルゴリズム択する。即ち、ＧＰＰは
、基本的なＤＳＰ操作のセットから選択して、入力信号
を処理するのに適したＤＳＰ操作の特別のシーケンスを
画定する。次いで、ＧＰＰは、選択したＤＳＰＳＰアル
ゴリズム／又は命令の実行のために必要とされるオペラ
ンド及びＤＳＰ機能を制御するため又はＧＰＰタスクを
実施するためにＧＰＰにとって重要なデータを検索し、
且つそれらを内部共用メモリアレイ内にロードする。次
いで、ＧＰＰが選択したシーケンスにおける最初のＤＳ
Ｐ操作を喚起し、且つＤＳＰ機能は、共用メモリアレイ
とシステムメモリの両方からＤＳＰ機能によって検索さ
れたオペランドを使用して、ＤＳＰ操作を実施する。Ｄ
ＳＰ機能によるＤＳＰ操作が完了すると、ＧＰＰ機能は
、ＤＳＰ操作の結果を読取るか、選択したシーケンス内
の次のＤＳＰ操作を喚起するか、又はＧＰＰタスクを実
施する。このプロセスは、ＤＳＰ操作の選択したシーケ
ンスがＤＳＰ機能によって実行されるまで、継続する。
次いて、ＧＰＰは、内部共用メモリアレイから選択した
ＤＳＰＳＰアルゴリズム行する場合に使用するオペラン
ド、命令及びデータをダウンロードし、且つ基本的なＤ
ＳＰ操作のセットから形成された爾後のＤＳＰＳＰアル
ゴリズム別し且つ実行するか、又は別のＧＰＰタスクの
ために必要な命令及びデータを検索することが可能であ
る。
データ処理システムへの人力信号はデジタル源から直接
的に受取ることが可能であるが、本発明の好適実施例で
は、アナログフロントエンドを有しており、それは、ア
ナログチャンネル上で受取った変調入力信号をデータ処
理システムによる処理のための対応するデジタル信号へ
変換する。
従って、本発明に基づくデータ処理システムは、小型の
ＤＳＰモジュールと汎用プロセサとを集積化することに
より区画された独特のシステムを提供している。この独
特の区画構成は、両方の機能に対して同一のプラグラミ
ングモデル及び同一のシステム開発ツールを使用するこ
とが可能なＤＳＰ及び汎用計算の両方に対する単一プロ
セサ解決法を与えている。このＤＳＰモジュールは、多
様なＤＳＰ条件を取扱うのに必要な能力を与えている。
内部共用メモリは、ＤＳＰＳＰアルゴリズム調させ、又
は変化させ、又は新たな変化し且つ拡張するシステム条
件へ新たなアルゴリズムを付加することを可能としてお
り、汎用計算集約的タスクも内部共用メモリから直接的
に実行することが可能である。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
第２図は、本発明の概念に基づいて独特に区画化された
データ処理システム１０を示している。
このデータ処理システム１０は、ファクシミリシステム
の条件に関連して以下に詳細に説明する。
しかしなから、本発明の原理は、デジタル信号処理を必
要とする入力データ信号を受取る任意のシステムに対し
て適用可能なものであることを注意すべきである。
第２図に示したデータ処理システム１０は、二つの主要
な機能的要素、即ちアナログフロントエンド１２及び集
積処理プラットフォーム１４を有している。集積処理プ
ラットフォーム１４は、デジタル信号プロセサ（ＤＳＰ
）モジュール１６と汎用プロセサ（ＧＰＰ）１８の両方
を有している。
アナログフロントエンド１２は、例えば電話線などのよ
うなアナログ伝送チャンネルから受取った変調入力信号
を、その変調入力信号のデジタル化した複製物へ変換す
る。アナログフロントエンド１２は、この目的のために
人手可能な従来の集積回路を使用して実現することが可
能である。
上述した如く、集積プロセサプラットフォーム１４は、
アナログフロントエンド１２によって発生されるデジタ
ル信号からデジタルデータを回復するＤＳＰモジュール
１６を有している。ＤＳＰモジュール１６は、以下に詳
細に説明する如き処理メカニズムを有しており、該処理
メカニズムは、ＤＳＰ操作の選択したシーケンスを有す
るアルゴリズムを使用して、該デジタル信号に条件付け
を行なう。
汎用プロセサ１８は、ＤＳＰモジュール１６を制御し、
且つＤＳＰモジュール１６によって発生されたデジタル
データを所望の最終的結果へ処理する。汎用プロセサ１
８は、任意の従来のマイクロプロセサとすることが可能
である。
更に第２図に示される如く、多くの適用においては、ア
ナログフロントエンド１２を使用してアナログチャンネ
ル上で受取られる変調入力信号を対応するデジタル信号
へ変換するか、デジタル源から直接的に集積プロセサプ
ラットフォーム１４によってデジタル入力信号が受信さ
れる多数の適用例（例えば、ｌ５ＤＮ及びＴＩ）が出現
してきている。
第３図を参照すると、ＤＳＰモジュール１６と汎用プロ
セサ１８の両方が内部バス２ｏへ接続されており、ＤＳ
Ｐモジュール１６と汎用プロセサ１８の両方が、制御／
ステータス情報及びアドレス／データをそれらの間で転
送するためにバスインターフェースユニット２４を介し
てシステムメモリ（不図示）と通信することを可能とし
ている。
内部バス２０は、ＤＳＰモジュール１６及び汎用プロセ
サ１８によるアドレス基準（参照）を取扱うための内部
アドレスバスと命令及びデータ転送を取扱うための内部
データバスめ両方を有するものであることは当業者にと
って明らかである。
バスの帯域幅を節約するために、ＤＳＰモジュール１６
は、内部ＲＡＭメモリアレイ２２内のＤＳＰアルゴリズ
ムを実行する場合に使用されるオペランドを格納し、該
アレイは、後に詳細に説明する如く、汎用プロセサ１８
に対してもアクセス可能である。即ち、本発明の原理に
よれば、内部メモリアレイ２２は、ＤＳＰモジュール１
６と汎用プロセサ１８の両方に対しての共用資源として
作用する。図示例においては、この内部メモリは、内部
バス２０を介して、ＤＳＰモジュール１６と汎用プロセ
サ１８とによってアクセス可能であるように示されてい
る。当業者にとって明らかな如く、その他のバス構成に
よっても、内部メモリアレイ２２に対する所望の共用ア
クセス可能性を与えることが可能であり、例えば、内部
メモリアレイ２２は二重ボートメモリとして実現するこ
とが可能である。
後に更に詳細に説明する如く、ＤＳＰモジュール１６は
、内部メモリアレイ２２及びシステムメモリから並列的
にオペランドをフェッチすることが可能である。
ＤＳＰモジュール１６は、ＤＳＰ適用のために最適化さ
れている複合（複素）変数に関してベクトル操作を実行
する。汎用プロセサ１８は、ＤＳＰモジュール１６を、
予約したメモリ空間を占有し、一組のメモリマツプレジ
スタを介してＤＳＰモジュール１６とインターフェース
するメモリマツプＩ１０装置として取扱う。
第４図に示した如く、マルチプライヤ／アキュムレータ
２６のみならず内部共用メモリアレイ２２を使用するこ
とによって、ＤＳＰモジュール１６における高性能を達
成している。このＤＳＰモジュールは、更に、システム
メモリ及び内部オペランドアクセス用にそれ自身の内部
アドレス発生器２８を有しており、従って汎用プロセサ
１８上の負荷を減少させている。マルチプライヤ／アキ
ュムレータ２６及びアドレス発生器２８の両方は公知の
構成とすることが可能である。
データ処理システム１０の動作において、汎用プロセサ
１８が、ＤＳＰ操作の基本的なセットから選択して、人
力デジタル信号からデータを回復するためにＤＳＰモジ
ュール１６によって実行されるべきＤＳＰアルゴリズム
として動作の特定のシーケンスを画定する。次いで、汎
用プロセサが、選択したＤＳＰアルゴリズム及び／又は
命令の実行のために必要なオペランド及びＤＳＰモジュ
ール１６を制御するため又は汎用タスクを実施するため
に汎用プロセサにとって重要なデータを検索し、且つそ
れらを内部ＲＡＭアレイ２２内へロードする。次いで、
該汎用プロセサは、ＤＳＰモジュール１６の制御レジス
タへ対応するコマンドを供給することによって、選択し
たシーケンス内の最初のＤＳＰ操作を喚起する。次いで
、該ＤＳＰモジュールは、汎用プロセサ１８を連続的な
待機状態にさせ、一方それは、ＲＡＭアレイ２２及びシ
ステムメモリからアドレス発生器２８によって検索した
オペランドを使用して最初のＤＳＰ操作を実施する。該
ＤＳＰ操作を完了すると、ＤＳＰモジュールは、連続的
な待機状態をキャンセルし、且つ次いで汎用プロセサ１
８は、ＤＳＰモジュール１６のステータス又はＤＳＰ操
作の結果を読取るか、又はその通常のプログラムの流れ
の実行を継続し、その通常のプログラムの流れの実行は
、適宜のコマンドをＤＳＰモジュール制御レジスタへ供
給することによる選択したシーケンスにおける次のＤＳ
Ｐ操作の喚起であるか又は汎用タスクの実施の何れかと
することが可能である。このプロセスは、ＤＳＰ操作の
選択したシーケンスが完了するまで継続する。次いて、
汎用プロセサは、共用内部ＲＡＭアレイ２２の内容をダ
ウンロードし且つ他のＤＳＰ操作又は汎用処理タスクの
ために新たなセットのオペランド、命令及びデータを検
索することが可能である。
第４図に示した如く、ＤＳＰモジュール１６は、ポート
Ｙ及びボートＤにおいてマルチプライヤ／アキュムレー
タ２６へ供給される二つのベクトルオペランドに関し複
雑な演算を実施する。一つのベクトルは、内部メモリア
レイ２２から検索される。他のベクトルは、システムメ
モリにおける循環バッファとして組織されるか（後に詳
細に説明する）、又は内部メモリアレイ２２から検索さ
れる。
ＤＳＰモジュール１６は、２段階バイブラインでベクト
ル操作を実行する。このことは、著しい性能の向上をう
ろことを可能とする。なぜならば、連続的なベクトル要
素に対するオペランドのフェッチ及び実行は、厳格に逐
次的な態様ではなく、同時的に実施されるからである。
ＤＳＰモジュール１６は、そのアドレス発生器２８をシ
ステムメモリアクセスのために使用し且つ内部アレイ２
２を第二オペランドに対して使用して、−度に最大２個
のデータ要素をフェッチすることが可能である。一つの
ベクトル要素に対してオペランドをフェッチする一方、
ＤＳＰモジュール１６は、前のベクトル要素に関して乗
算及び加算操作を実施する。
ＤＳＰモジュール１６は、ＲＡＭアレイ２２に加えて７
個のレジスタを有している。これらのレジスタは、内部
メモリアレイ２２と共に、メモリマツプＩ１０装置とし
て、汎用プロセサ１８によってアクセスされる。第５図
に示した如く、それらの関連するアドレスは、汎用プロ
セサ１８の３２ビツトアドレス範囲の上部部分内に存在
している。外部メモリ位置は、下位の２４個のアドレス
ビットによって特定され且つこのアドレス範囲の下位１
６メガバイトヘマツプされる。
ＤＳＰモジュール１６のレジスタに対して又は内部メモ
リアレイ２２に対しての汎用プロセサ１８による参照は
、外部観測能力を可能とする内部制御レジスタアクセス
に対するバスプロトコルを使用して行なわれる。このプ
ロトコルは、１９９０年１月４日付で出願した発明者Ｚ
ｅｅｖ　　Ｂｉｋ　ｏ　ｗ　ｓ　ｋ　ｙ及びＤａｎ　　
Ｂｉｒａｎの「メモリマツプレジスタを観測するための
方法及び装置（ＭＥＴＨＯＤ　　ＡＮＤ　　ＡＰＰＡＲ
ＡＴＵＳＦＯＲ０ＢＳＥＲＶＩＮＧ　　ＭＥＭＯＲＹ−
ＭＡＰＰＥＤ　　ＲＥＧＩＳＴＥＲ８）Ｊという名称の
本願出願人に譲渡されている米国特許出願により完全に
記載されている。
内部メモリアレイ２２内の各格納位置は、３２ビツト幅
であり、且つ１個の複素数を保持する。
上述した如く、内部メモリアレイ２２は、特定のＤＳＰ
アルゴリズムに対するフィルタ係数の格納に制限される
ものではない。それは、更に、多様なデータ信号フォー
マットを処理するためにＤＳＰモジュール１６によって
使用するために選択したオペランドを格納するためのみ
ならず、汎用プロセサ１８によって使用される命令及び
データを格納するための高速でゼロ待機状態の集積化し
たメモリとして使用することが可能である。
メモリアレイ２２は、単に一つの制限で命令フェッチの
ために使用することが可能であり、即ち命令は、ワード
整合型アクセスを使用してアレイ２２内にロードされね
ばならない。このことは、整合した二重ワードをシステ
ムメモリからメモリアレイ２２へ移動させることによっ
て達成することが可能である。データも、一つの制限付
きでメモリアレイ２２内に格納することが可能である。
即ち、全てのデータが整合型ワード又は二重ワードアク
セスを使用して書かれている場合にのみ、アレイ２２内
にデータを格納することが可能である。
第４図を参照すると、マルチプライヤ入力レジスタＹは
、１個の複合オペランドを保持する３２ビツトのレジス
タである。このマルチプライヤ入力レジスタＹは、ＹＯ
及びＹｌと呼ばれる２個の連続的なワード内にマツプさ
れる。
アキュムレータレジスタＡは、１個の複合結果を保持す
る３２ビツトのレジスタである。Ａレジスタは、ＡＯ及
びＡ１と呼ばれる連続的なワード内にマツプされる。内
部的には、ＡＯ及びＡ１は３２ビツトのレジスタである
。しかしなから、ビット１５−３０　（即ち、１６ビツ
ト）のみが見ることが可能である。他のビットは、より
高いダメナミックレンジ及び中間計算のために使用され
る。
外部システムメモリ内のデータベクトルの開始に対する
２４ビツトのポインタは、データポインタレジスタＤＰ
ＴＲによって与えられる。循環バッファを実現するため
に、ＤＰＴＲポインタのより低い桁のビットのみがイン
クリメントされる。
バッファの端部に到達すると、該ＤＰＴＲポインタの最
小桁ビットは０で再ロードされる。０にセットされるビ
ットの数は、該循環バッファの寸法を画定し、以下に説
明する制御レジスタＣＴＬによって制御される。ＤＰＴ
Ｒポインタの最小桁ワードは、ＤＰＴＲＯと呼ばれ、且
つ最大桁バイトはＤＰＴＲＩと呼ばれる。
ＣＰＴＲレジスタは、係数ベクトルのアドレス５ｏ−３
６：係数ベクトルの開始アドレス（ｃレジスタの数） ＬＯ−Ｌ６　：係数ベクトルの長さ（二重ワードにおい
て）。
制御レジスタＣＴＬは、データ処理システム１０の種々
の動作モードを制御する。
ＰＣＩ−０：操作コード ００　：　ＶＣＭＡＤベクトル複合乗算加算０１　：　
ＶＣＭＵＬベクトル複合乗算１０　：　ＶＣＭＡＣベク
トル複合乗算蓄積１１　：　ＶＣＭＡＧベクトル複合大
きさＤＳＯ−ＤＳＩ　：データバッファ寸法００：８二
重ワード ０１　：１６二重ワード １０：３２二重ワード １１：６４二重ワード ＣＬＲ：操作開始前のクリアアキュムレータ（ＡＯ及び
Ａｌ） ＣＯＧ：１にセットされている場合は共役マルチプライ
ヤのボートＤにおけるオペランドの値は乗算の前に共役
させる。
ステータスレジスタＳＴは、最後のベクトル操ＯＰＯ：
　ＡＯの計算で発生したオーバーフローＯＰＩ：Ａｌの
計算で発生したオーバーフロＳＴレジスタは、以下の場
合に０ヘクリアされる。
（１）ユーザがＡＯ又はＡ１の何れかへ直接に書込む場
合、 （２）ユーザがリセット時にＣＴＬレジスタへ書込みを
行なう場合。
ＤＳＰモジュール１６の動作について詳細に説明する。
その場合に、以下の用語を使用する。
Ｃ［ｉｌ：内部メモリアレイ２２内へのエントリであり
、エントリ　［ｉｌは、アドレス発生器２８によって選
択されるか又はＣＰＵ１８によって直接的にアクセスす
ることが可能である。
Ｄ［ｉ］ニアドレス発生器２８を使用してフェッチされ
たシステムメモリからのデータ Ｙ：第４図における複合マルチプライヤ人力レジスタ３
０ Ｂ　［ｉｌ　’″　：Ｄ［ｉｌの共役 Ａ：複合アキュムレータレジスタ ＤＳＰモジュール１６は、以下の六つの基本的なコマン
ドを実行する。
ＶＣＭＡＣ：ベクトル複合乗算蓄積 ＶＣＭＡＧ　：ベクトル複合大きさ ＶＣＭＡＤ：ベクトル複合乗算加算 ＶＣＭＵＬ　：ベクトル複合乗算 ＬＯＡＤ　：　Ｃ，Ｙ、Ａ又はＣＴＬ内への書込み５Ｔ
ＯＲＥ：Ｃ，ｙ、Ａ、ＳＴ又はＣＴＬからの読取り ＶＣＭＡＣ，ＶＣＭＡＤ及びＶ　ＣＭ　Ｕ　Ｌ　ニア　
７　ンドは、以下のパラメータを使用する。
Ｄニジステムメモリ内のベクトル開始アドレスＣ：内部
ＲＡＭベクトル長内のベクトル開始アドレス 制御ビット ＶＣＭＡＧコマンドは、最後の三つのオペランドのみを
使用する。
複合数、即ち複素数は、二重ワードとして内部メモリア
レイ２２において組織される。各二重ワドは、二つの１
６ビツトの２の補数の部分的整数を有している。下位の
ワードは、該複素数の実数部分を有している。最大桁ワ
ードは、該複素数の虚数部分をＨしている。
ＤＳＰモジュール１６によって使用される腹合乃至は複
素ベクトルは、連続的なアドルス内に格納される複素数
のアレイから構成されている。複素ベクトルは、二重ワ
ード境界と整合されねばならない。第６図は、ベクトル
Ｄのメモリ構成を図示している。
第４図を参照すると、ＤＳＰモジュール１６の演算論理
ユニット２６は、１６Ｘ１６マルチプライヤ２６ａ及び
３２ビツトの加算器／アキュムレータ２６ｂを有してい
る。その結果のビット１５３０（１６ビツト）は切捨て
られ且っＡレジスタをアクセスすることによって読取る
ことが可能である。動作期間中にオーバーフローが検知
されると、ステータスレジスタ（ＳＴ）がビットをオー
バーフローし、且っｏｐｏビット又はＯＰＩビットの何
れかが「１」ヘセットされる。
加算器／アキュムレータ２６ｂ内にデータがロードされ
ると、該１６ビツトのデータがビット１５−３０内ヘロ
ードされ、より下のビットは「０」ヘセットされ、〜方
ビット３１はビット３０と同一の値をとる（符号拡張）
。ビット３０の値かビット３１の値と異なる場合には、
オーバーフローが検知される。
ＤＳＰモジュール１６によって実行されるべき各基本的
なＤＳＰ操作乃至は命令は、二つの０Ｐ−ｃｏｄｅビッ
ト（ＯＰＣＯ及び０ＰＣＩ）及び二つの規制記号＜ＣＯ
Ｊ及びＣＬＲ）によって制御される。ＣＯＪは、マルチ
プライヤ２６ａのボートＤ上のオペランドが乗算の前に
共役されねばならないか否かを規制する。ＣＬＲビット
は、命令セットを拡張するために使用される。ＶＣＭＡ
Ｃ及びＶＣＭＡＧの場合、ＣＬＲは、アキュムレータ２
６ｂがベクトル操作の開始時にクリアされねばならない
か否かを規制する。ＶＣＭＡＤの場合、ＣＬＲは、その
操作がＣ［ｉｌの値を無視することを規制する。ＶＣＭ
ＵＬの場合、ＣＬＲは、Ｄ　［ｉｌの値が１＋Ｄ　［ｉ
ｌの代わりにとられるべきであることを表わす。
第７図は、ＣＴＬレジスタ内の０ＰＣＩ、０ＰＣＯ，Ｃ
ＯＪ及びＣＬＲビットの関数としてＤＳＰモジュール１
６によって実行される基本的なＤＳＰ操作のセットの要
約を与えている。第７図において、ｒＳ　ＩＧＭＡＪは
、 の加算記号を表わしている。
全てのオペランドは複素数である。従って、Ａ−５ＩＧ
ＭＡ　　Ｃ［ｉｌ　ｘｐ　［ｔ］は以下の如くに分解す
ることが可能である。
Ｒｅ　（Ａ）＝Ｓ　ＩＧＭＡ　（Ｒｅ　（ｃ［ｉｌ　ｘ
Ｒｅ（Ｄ　［ｉｌ　）　＋１ｍ　（ｃ［ｉｌ　ｘＩｍ（
Ｄ［ｉｌ）） Ｉｍ　（Ａ）−３ＩＧＭＡ　（Ｒｅ　（ｃ［ｉｌ　Ｘ　
１ｍ（Ｄ　［ｉｌ　）　＋　１ｍ　（ｃ［ｉｌ　ｘＲｅ
　　（Ｄ　　［ｉ　コ　）　） アキュムレータ２６ｂ１マルチプライヤ入力レジスタＹ
１外部データポインタＤＰＴＲ及び係数ポインタＣＰＴ
Ｒレジスタは、ベクトル操作期間中の一時的なレジスタ
として使用される。ＤＳＰモジュール１６の活性化前に
これらのレジスタ内に格納されている値は破壊される。
ＤＳＰモジュール１６の操作の後のアキュムレータレジ
スタＡの内容が次の操作に対する初期値として使用され
る場合には、（０／１４）の最小桁ビ・ットが０以外の
値を有する場合があることを記憶しておかねばならない
。
上述した如く、ＤＳＰモジュール１６は、ＤＰＴＲポイ
ンタをアドレスとして使用して外部メモリ内のデータの
アレイをアクセスする。ＣＴＬレジスタのＤＳＯ及びＤ
Ｓ１ビットは該アレイの寸法を制御する。ＤＳＰモジュ
ール１６は、ＦＩＦＯとしてデータアレイを取扱う便利
な方法を許容する。各アクセスにおいて、ＤＰＴＲの適
宜の数の最小桁ビットのみがインクリメントされる。上
位のビットは一定の状態を維持する。第８１は、どのビ
ットがインクリメントされるかを示している。残りのも
のは一定の状態を維持する。
第９Ａ図は、汎用プロセサ１８が汎用タスクを実行する
間ＤＳＰモジュール１６がＶＣＭＡＧコマンドを実行す
る場合のデータ処理システム１０の動作を示している。
第９Ａ図に示した如く、汎用プロセサ１８によって供給
される制御信号に応答する双方向スイッチＳが、内部バ
ス２０上に位置されており、ＤＳＰモジュール１６と、
汎用プロセサ１８と、バスインターフェースユニット２
４（上述した如く、外部メモリへのアクセスを与える）
との間において多様な通信経路を構築することを可能と
している。
ＤＳＰモ’；ニー／１ｚ１６がＶＣＭＡＧニア７ンドを
実行している場合、ＤＳＰモジュール１６は、内部バス
２０から分離されており、従ってアドレス発生器２８は
、マルチプライヤ／アキュムレータ２６のポートＹ及び
ポートＤの両方に対して内部メモリアレイ２２からＶＣ
ＭＡＧ操作に対するオペランドを検索することが可能で
ある。この様な態様でＤＳＰモジュール１６を分離する
ことにより、汎用プロセサ１８は、バスインターフェー
スユニット２４を介して外部メモリへ参照を行なうこと
が可能であり、汎用タスクの同時的な実行を行なうため
に、汎用プロセサ１８と外部メモリとの間でデータ及び
命令を転送することを可能とする。
第９Ｂ図は、ＤＳＰ−Ｔ−ジュール１６によるｖＣＭＡ
Ｄ、ＶＣＭＵＬ又はｖＣＭＡＣコマンドの実行期間中に
おけるバス構成を示している。この場合において、アド
レス発生器２８は、メモリアレイ２２内に格納されてい
るオペランドを参照し、それは、次いで、マルチプライ
ヤ／アキュムレータ２６のＹポートへ供給される。アド
レス発生器２８は、更に、マルチプライヤ／アキュムレ
ータ２６のＤボートへ２番目のオペランドを供給する外
部メモリ内の位置を参照する。汎用プロセサ１８は、内
部メモリアレイ２２及び外部メモリの両方から分離され
ている。
第９Ｃ図は、Ｙレジスタ又はアキュムレータレジスタＡ
に対して又はＤＳＰモジュールの内部メモリアレイ２２
に対しての何れかの汎用プロセサ１８による読取り及び
書込み動作を示している。
第９Ｃ図に示した如く、この場合には、汎用プロセサ１
８は、内部アドレスバスを介してメモリマツ’−ｊ１１
０として選択した格納要素を参照し、且つ内部データバ
スを介して選択した格納要素に対して読取り又は書込み
の何れかを行なう。
尚、本発明の背景技術としての付加的な情報は、ナショ
ナルセミコンダクタコーポレーションのアドバンストデ
ータシート、Ｎ５３２ＦＸ１６、高性能ファックスプロ
セサに記載されている。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図は従来のファクシミリシステムの基本的な機能的
区画化を示したブロック図、第２図は本発明に基づくデ
ータ処理システムの基本的な機能的区画化を示したブロ
ック図、第３図は本発明に基づくデータ処理システムの
主要な機能ユニットを示したブロック図、第４図は本発
明に基づくデータ処理システムにおいて使用可能なＤＳ
Ｐモジュールを示したブロック図、第５図は本発明に基
づくデータ処理システムの汎用プロセサアドレスマツピ
ングを示した説明図、第６図は本発明に基づ＜ＤＳＰモ
ジュールにおいて使用する複合（複素）ベクトルのメモ
リ構成を示した説明図、第７図は本発明に基づ＜ＤＳＰ
モジュールに対する命令セットの要約を示した説明図、
第８図は本発明に基づ＜ＤＳＰモジュール用の循環バッ
ファを取扱う状態を示した説明図、第９Ａ図はＶＣＭＡ
Ｇコマンドを実行するＤＳＰモジュールを具備する本発
明に基づくデータ処理システムの内部バス形態を示した
ブロック図、第９Ｂ図はＶＣＭＡＤ。 ＶＣＭＵＬ又はＶＣＭＡＣコマンドを実行するＤＳＰモ
ジュールを具備する本発明に基づくデータ処理システム
の内部バス形態を示したブロック図、第９Ｃ図はＤＳＰ
モジュールのレジスタに対して又は内部メモリアレイに
対して読取り又は書込みを実行する汎用プロセサを具備
する本発明に基づくデータ処理システムの内部バス形態
を示したブロック図、である。 （符号の説明） １０：データ処理システム １２：アナログフロントエンド １４：集積プロセサプラットフォーム １６：デジタル信号プロセサ（ＤＳＰ）モジュール １８：汎用プロセサ（ＧＰＰ） ２０：内部バス ２２：内部ＲＡＭメモリアレイ ２６：マルチプライヤ／アキュムレータ２８：内部アド
レス発生器 ＦＩＧ、　１ ＦＩＧ、　２ 闇−１６−Ｂト一

Claims (1)

  1. 【特許請求の範囲】 １、デジタル信号を処理する集積データ処理プラットフ
    ォームにおいて、 （ａ）ＤＳＰアルゴリズムを実行することによりデジタ
    ル信号を処理するためのデジタル信号プロセサ（ＤＳＰ
    ）、 （ｂ）前記デジタル信号プロセサを制御するための汎用
    プロセサ、 （ｃ）前記デジタル信号プロセサと前記汎用プロセサの
    両方によってアクセス可能な共用内部メモリアレイ、 を有することを特徴とするデータ処理プラットフォーム
    。 ２、デジタル信号を処理するための集積データ処理プラ
    ットフォームにおいて、 （ａ）内部バス、 （ｂ）前記内部バスへ接続されておりＤＳＰアルゴリズ
    ムを実行することによりデジタル信号からデジタルデー
    タを回復するデジタル信号プロセサ（ＤＳＰ）モジュー
    ル、 （ｃ）前記内部バスへ接続されており前記ＤＳＰモジュ
    ールを制御し且つ前記ＤＳＰモジュールによって回復さ
    れたデジタルデータを処理する汎用プロセサ、 （ｄ）前記内部バスへ接続された内部メモリアレイ、 を有しており、前記内部メモリアレイが前記ＤＳＰモジ
    ュールと前記汎用プロセサの両方によってアクセス可能
    であり、前記内部メモリアレイ内に格納されているオペ
    ランドを前記ＤＳＰモジュールへ及び前記内部メモリア
    レイ内に格納されている命令及びデータを前記汎用プロ
    セサへ選択的に供給することを特徴とするデータ処理プ
    ラットフォーム。 ３、特許請求の範囲第２項において、更に、アナログチ
    ャンネルからアナログフロントエンドによって受取った
    変調入力信号を本データ処理プラットフォームによって
    処理するためにデジタル信号へ変換するアナログフロン
    トエンドを有することを特徴とするデータ処理プラット
    フォーム。 ４、特許請求の範囲第２項において、前記デジタル信号
    がデジタル源から直接的に本データ処理プラットフォー
    ムによって受取られることを特徴とするデータ処理プラ
    ットフォーム。 ５、デジタル信号を処理するためのデータ処理システム
    において、 （ａ）ＤＳＰ操作の選択したシーケンスを実行すること
    によりデジタル信号からデジタルデータを回復するデジ
    タル信号プロセサ（ＤＳＰ）、 （ｂ）一組の基本的なＤＳＰ操作から前記デジタル信号
    プロセサによる実行のためのＤＳＰ操作のシーケンスを
    選択し且つ選択した命令及びデータを使用して汎用処理
    タスクを実行する汎用プロセサ、 （ｃ）前記デジタル信号プロセサと前記汎用プロセサの
    両方が接続されている内部バス、（ｄ）前記内部バスへ
    接続されている内部メモリアレイ、 を有しており、前記内部メモリアレイは、前記ＤＳＰ操
    作のうちの選択したシーケンスを実行する上で前記デジ
    タル信号プロセサによって使用されるオペランドを検索
    するために前記デジタル信号プロセサによってアクセス
    可能であり且つ前記選択した命令及びデータを検索する
    ために前記汎用プロセサによってアクセスすることが可
    能であることを特徴とするデータ処理システム。 ６、特許請求の範囲第５項において、更に、前記内部バ
    スと外部システムメモリとの間に接続されており前記内
    部バスと前記外部システムメモリとの間でのオペランド
    、命令及びデータの転送を実行するバスインターフェー
    スユニットを有することを特徴とするデータ処理システ
    ム。 ７、特許請求の範囲第６項において、前記デジタル信号
    プロセサが、前記内部メモリアレイへ接続されており前
    記ＤＳＰ操作の選択したシーケンスを実行する上で前記
    デジタル信号プロセサによって使用するために前記内部
    メモリアレイからオペランドを検索する内部アドレス発
    生器を有することを特徴とするデータ処理システム。 ８、特許請求の範囲第５項において、更に、アナログチ
    ャンネルから受取った変調入力信号をデジタル信号へ変
    換するアナログフロントエンドを有することを特徴とす
    るデータ処理システム。 ９、特許請求の範囲第５項において、前記デジタル信号
    はデジタル源から直接的に本データ処理システムによっ
    て受取られるものであることを特徴とするデータ処理シ
    ステム。 １０、データ処理システムにおいて、バスインターフェ
    ースユニットを介して外部メモリから命令及びデータを
    検索するために内部バスを介してバスインターフェース
    ユニットへ接続されている汎用プロセサが設けられてお
    り、前記外部メモリから汎用プロセサによって検索され
    る命令及びデータに対する内部格納を与えるために内部
    バスへ接続して内部メモリアレイが設けられており、前
    記内部メモリアレイが前記汎用プロセサとＤＳＰモジュ
    ールの両方によってアクセス可能であるように前記内部
    バスへ接続してデジタル信号プロセサ（ＤＳＰ）モジュ
    ールが設けられており、前記ＤＳＰモジュールが、 （ａ）前記内部バスを介して前記汎用プロセサによって
    前記ＤＳＰモジュールへ供給されたＤＳＰコマンドを格
    納するための制御レジスタ、 （ｂ）前記制御レジスタ内への前記ＤＳＰコマンドの格
    納に応答して前記ＤＳＰコマンドに対応するＤＳＰ操作
    の実行を開始するマルチプライヤ／アキュムレータ手段
    、 （ｃ）前記ＤＳＰ操作を実行する上で前記マルチプライ
    ヤ／アキュムレータ手段による利用のためのオペランド
    を参照するためのアドレス発生器手段、 を有することを特徴とするデータ処理システム。 １１、特許請求の範囲第１０項において、前記マルチプ
    ライヤ／アキュムレータ手段が、前記ＤＳＰ動作を実行
    する上で前記マルチプライヤ／アキュムレータ手段によ
    る利用のために、それぞれ、第一及び第二オペランドを
    受取るための第一及び第二入力ポートを有することを特
    徴とするデータ処理システム。 １２、特許請求の範囲第１１項において、前記アドレス
    発生器手段が、前記第一及び第二オペランドを検索する
    手段を有することを特徴とするデータ処理システム。 １３、特許請求の範囲第１０項において、前記アドレス
    発生器手段が、前記第一及び第二オペランドを前記内部
    メモリアレイから検索する手段を有することを特徴とす
    るデータ処理システム。 １４、特許請求の範囲第１１項において、前記アドレス
    発生器手段が、前記内部メモリアレイから前記第一オペ
    ランドを検索する手段を有すると共に、前記バスインタ
    ーフェースユニットを介して前記外部メモリから第二オ
    ペランドを検索する手段を有することを特徴とするデー
    タ処理システム。 １５、デジタル信号を処理する方法において、 （ａ）一組のデジタル信号プロセサ（ＤＳＰ）操作から
    選択してデジタル信号を処理するためのＤＳＰ操作の特
    定のシーケンスを画定し、 （ｂ）ＤＳＰモジュールによるＤＳＰ操作の前記特定の
    シーケンスの実行のために必要なオペランド及び汎用プ
    ロセサタスクを実行するために汎用プロセサによって必
    要とされる命令及びデータを検索し、 （ｃ）前記オペランド、命令及びデータを前記汎用プロ
    セサと前記ＤＳＰモジュールの両方によってアクセス可
    能なメモリアレイ内にロードし、 （ｄ）前記ＤＳＰモジュールによる使用のために前記メ
    モリアレイからオペランドを検索することにより前記Ｃ
    ＰＵの制御下で前記ＤＳＰモジュールによる基本的なり
    ＳＰ操作の前記特定のシーケンスの実行を実施する、 上記各ステップを有することを特徴とする方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013504130A (ja) * 2009-09-03 2013-02-04 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 汎用使用のための処理ユニット内部メモリ
WO2013136857A1 (ja) * 2012-03-13 2013-09-19 日本電気株式会社 データ処理システム、半導体集積回路およびその制御方法

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0442041A3 (en) * 1990-01-18 1991-09-04 National Semiconductor Corporation Integrated digital signal processor/general purpose cpu with shared internal memory
DE69228980T2 (de) * 1991-12-06 1999-12-02 Nat Semiconductor Corp Integriertes Datenverarbeitungssystem mit CPU-Kern und unabhängigem parallelen, digitalen Signalprozessormodul
FI932051A (fi) * 1992-05-28 1993-11-29 Hughes Aircraft Co Integrerad kontroll och signalbehandling i en cellulaer telefon
FR2708359A1 (fr) * 1993-06-30 1995-02-03 Philips Electronics Nv Procédé pour exploiter un processeur numérique de signal et dispositif mettant en Óoeuvre le procédé.
GB2290395B (en) 1994-06-10 1997-05-28 Advanced Risc Mach Ltd Interoperability with multiple instruction sets
JPH08106375A (ja) * 1994-10-03 1996-04-23 Ricoh Co Ltd 信号処理演算器
US6327648B1 (en) * 1994-12-09 2001-12-04 Cirrus Logic, Inc. Multiprocessor system for digital signal processing
US5867726A (en) * 1995-05-02 1999-02-02 Hitachi, Ltd. Microcomputer
US5909702A (en) * 1995-09-29 1999-06-01 Intel Corporation Memory address translations for programs code execution/relocation
JPH09114543A (ja) * 1995-10-02 1997-05-02 Xybernaut Corp ハンドフリーコンピュータ装置
TW439380B (en) * 1995-10-09 2001-06-07 Hitachi Ltd Terminal apparatus
JP3655403B2 (ja) * 1995-10-09 2005-06-02 株式会社ルネサステクノロジ データ処理装置
JP3019767B2 (ja) * 1995-12-28 2000-03-13 ヤマハ株式会社 デジタル信号処理装置
US5706514A (en) * 1996-03-04 1998-01-06 Compaq Computer Corporation Distributed execution of mode mismatched commands in multiprocessor computer systems
US5781792A (en) * 1996-03-18 1998-07-14 Advanced Micro Devices, Inc. CPU with DSP having decoder that detects and converts instruction sequences intended to perform DSP function into DSP function identifier
US5794068A (en) * 1996-03-18 1998-08-11 Advanced Micro Devices, Inc. CPU with DSP having function preprocessor that converts instruction sequences intended to perform DSP function into DSP function identifier
US6085314A (en) * 1996-03-18 2000-07-04 Advnced Micro Devices, Inc. Central processing unit including APX and DSP cores and including selectable APX and DSP execution modes
US5754878A (en) * 1996-03-18 1998-05-19 Advanced Micro Devices, Inc. CPU with DSP function preprocessor having pattern recognition detector that uses table for translating instruction sequences intended to perform DSP function into DSP macros
US5790824A (en) * 1996-03-18 1998-08-04 Advanced Micro Devices, Inc. Central processing unit including a DSP function preprocessor which scans instruction sequences for DSP functions
US5784640A (en) * 1996-03-18 1998-07-21 Advanced Micro Devices, Inc. CPU with DSP function preprocessor having look-up table for translating instruction sequences intended to perform DSP function into DSP macros
US6032247A (en) * 1996-03-18 2000-02-29 Advanced Micro Devices, Incs. Central processing unit including APX and DSP cores which receives and processes APX and DSP instructions
US5892934A (en) * 1996-04-02 1999-04-06 Advanced Micro Devices, Inc. Microprocessor configured to detect a branch to a DSP routine and to direct a DSP to execute said routine
US5721945A (en) * 1996-05-06 1998-02-24 Advanced Micro Devices Microprocessor configured to detect a DSP call instruction and to direct a DSP to execute a routine corresponding to the DSP call instruction
KR100408020B1 (ko) * 1996-08-17 2004-03-18 엘지전자 주식회사 디지탈신호처리용연산장치
GB2317465B (en) * 1996-09-23 2000-11-15 Advanced Risc Mach Ltd Data processing apparatus registers.
GB2317467B (en) * 1996-09-23 2000-11-01 Advanced Risc Mach Ltd Input operand control in data processing systems
GB2317464A (en) * 1996-09-23 1998-03-25 Advanced Risc Mach Ltd Register addressing in a data processing apparatus
GB2317469B (en) * 1996-09-23 2001-02-21 Advanced Risc Mach Ltd Data processing system register control
GB2317468B (en) * 1996-09-23 2001-01-24 Advanced Risc Mach Ltd Digital signal processing integrated circuit architecture
US5890013A (en) * 1996-09-30 1999-03-30 Intel Corporation Paged memory architecture for a single chip multi-processor with physical memory pages that are swapped without latency
US5784602A (en) * 1996-10-08 1998-07-21 Advanced Risc Machines Limited Method and apparatus for digital signal processing for integrated circuit architecture
US6854003B2 (en) 1996-12-19 2005-02-08 Hyundai Electronics America Video frame rendering engine
GB2326253A (en) * 1997-06-10 1998-12-16 Advanced Risc Mach Ltd Coprocessor data access control
US6073188A (en) * 1997-07-25 2000-06-06 Compaq Computer Corporation Electronic switchbox for selection and sharing of internal peripheral devices among different computers, the internal peripheral devices located in slots of a chassis
DE69822591T2 (de) * 1997-11-19 2005-03-24 Imec Vzw System und Verfahren zur Kontextumschaltung über vorbestimmte Unterbrechungspunkte
JP3344316B2 (ja) * 1998-05-01 2002-11-11 ヤマハ株式会社 ディジタル信号処理装置及び信号処理システム
US6356995B2 (en) * 1998-07-02 2002-03-12 Picoturbo, Inc. Microcode scalable processor
US6334179B1 (en) * 1998-09-23 2001-12-25 Masaana Research Limited DSP coprocessor having control flags mapped to a dual port section of memory for communicating with the host
US6351800B1 (en) * 1998-11-29 2002-02-26 Lucent Technologies, Inc. System and method for assisting a microprocessor
US6564179B1 (en) * 1999-07-26 2003-05-13 Agere Systems Inc. DSP emulating a microcontroller
US6369738B1 (en) * 1999-08-17 2002-04-09 Eric Swanson Time domain/frequency domain data converter with data ready feature
US6678765B1 (en) * 2000-02-07 2004-01-13 Motorola, Inc. Embedded modem
US6490121B1 (en) 2000-03-31 2002-12-03 Seagate Technology Llc Accelerated servo control calculations method and apparatus for a disc drive
GB0012773D0 (en) * 2000-05-25 2000-07-19 Radioscape Ltd Programmable single-chip device and related development environment
US7305092B2 (en) * 2000-12-19 2007-12-04 Qualcomm Incorporated Method and system to accelerate cryptographic functions for secure e-commerce applications
JP4783527B2 (ja) * 2001-01-31 2011-09-28 株式会社ガイア・システム・ソリューション データ処理システム、データ処理装置およびその制御方法
TW581951B (en) * 2002-06-07 2004-04-01 Mediatek Inc Method and architecture of digital signal processor using CPU to assist in querying parameter tables
WO2004015572A1 (en) 2002-08-07 2004-02-19 Mmagix Technology Limited Apparatus, method and system for a synchronicity independent, resource delegating, power and instruction optimizing processor
KR20050039068A (ko) * 2003-10-23 2005-04-29 한국전자통신연구원 알아이에스시와 디에스피의 듀얼 프로세서를 갖는 비디오신호처리시스템
KR100599539B1 (ko) 2004-12-30 2006-07-13 전자부품연구원 태스크 엔진 기반의 재구성가능 디지털 신호 프로세서
US20060179273A1 (en) * 2005-02-09 2006-08-10 Advanced Micro Devices, Inc. Data processor adapted for efficient digital signal processing and method therefor
US20070168646A1 (en) * 2006-01-17 2007-07-19 Jean-Francois Collard Data exchange between cooperating processors

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3631405A (en) * 1969-11-12 1971-12-28 Honeywell Inc Sharing of microprograms between processors
DE2607685C3 (de) * 1976-02-25 1981-01-15 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Betrieb von Prozessoren in einem Multiprozessorsystem
US4276594A (en) * 1978-01-27 1981-06-30 Gould Inc. Modicon Division Digital computer with multi-processor capability utilizing intelligent composite memory and input/output modules and method for performing the same
US4541048A (en) * 1978-10-06 1985-09-10 Hughes Aircraft Company Modular programmable signal processor
US4539635A (en) * 1980-02-11 1985-09-03 At&T Bell Laboratories Pipelined digital processor arranged for conditional operation
US4467414A (en) * 1980-08-22 1984-08-21 Nippon Electric Co., Ltd. Cashe memory arrangement comprising a cashe buffer in combination with a pair of cache memories
US4594651A (en) * 1984-01-18 1986-06-10 General Electric Company Concurrent processor for control
US4799144A (en) * 1984-10-12 1989-01-17 Alcatel Usa, Corp. Multi-function communication board for expanding the versatility of a computer
US4641238A (en) * 1984-12-10 1987-02-03 Itt Corporation Multiprocessor system employing dynamically programmable processing elements controlled by a master processor
JP2564805B2 (ja) * 1985-08-08 1996-12-18 日本電気株式会社 情報処理装置
JPS63143660A (ja) * 1986-12-08 1988-06-15 Fanuc Ltd コ・プロセツサを有する演算処理装置
US4811345A (en) * 1986-12-16 1989-03-07 Advanced Micro Devices, Inc. Methods and apparatus for providing a user oriented microprocessor test interface for a complex, single chip, general purpose central processing unit
US4876660A (en) * 1987-03-20 1989-10-24 Bipolar Integrated Technology, Inc. Fixed-point multiplier-accumulator architecture
WO1988008564A1 (en) * 1987-04-23 1988-11-03 Commodore-Amiga, Inc. A method of communicating data between the cpu of a host computer system and the cpu of a co-processor computer system
EP0554917B1 (en) * 1987-06-05 1998-05-06 Mitsubishi Denki Kabushiki Kaisha Digital signal processing system having two instruction memories accessed by a processor under control of host
KR0134042B1 (ko) * 1987-07-17 1998-05-15 이우에 사또시 디지탈 신호처리장치 및 신호처리방법
US4862407A (en) * 1987-10-05 1989-08-29 Motorola, Inc. Digital signal processing apparatus
US5185599A (en) * 1987-10-26 1993-02-09 Tektronix, Inc. Local display bus architecture and communications method for Raster display
KR920006283B1 (ko) * 1988-02-19 1992-08-03 미쯔비시덴끼 가부시끼가이샤 디지탈신호 처리방식
US4908825A (en) * 1988-04-08 1990-03-13 Northern Telecom Limited Memory organization and output sequencer for a signal processor
US5005168A (en) * 1988-05-02 1991-04-02 Itt Corporation Multirate wire line modem apparatus
EP0350209A2 (en) * 1988-07-06 1990-01-10 Nicolet Instrument Corporation Real-time fourier transform spectrometry
US4991169A (en) * 1988-08-02 1991-02-05 International Business Machines Corporation Real-time digital signal processing relative to multiple digital communication channels
US5293586A (en) * 1988-09-30 1994-03-08 Hitachi, Ltd. Data processing system for development of outline fonts
US5111530A (en) * 1988-11-04 1992-05-05 Sony Corporation Digital audio signal generating apparatus
US4975947A (en) * 1989-02-22 1990-12-04 Texas Instruments Incorporated System to share the DSP computation resources
US5036539A (en) * 1989-07-06 1991-07-30 Itt Corporation Real-time speech processing development system
US5029204A (en) * 1989-10-26 1991-07-02 Dsc Communications Corporation Operational status controller for echo canceling
EP0442041A3 (en) * 1990-01-18 1991-09-04 National Semiconductor Corporation Integrated digital signal processor/general purpose cpu with shared internal memory
US5208832A (en) * 1990-08-08 1993-05-04 National Semiconductor Corporation Methods and apparatus for detecting repetitive sequences

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013504130A (ja) * 2009-09-03 2013-02-04 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 汎用使用のための処理ユニット内部メモリ
WO2013136857A1 (ja) * 2012-03-13 2013-09-19 日本電気株式会社 データ処理システム、半導体集積回路およびその制御方法
JPWO2013136857A1 (ja) * 2012-03-13 2015-08-03 日本電気株式会社 データ処理システム、半導体集積回路およびその制御方法

Also Published As

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