JPH0653863A

JPH0653863A - 演算回路

Info

Publication number: JPH0653863A
Application number: JP4226448A
Authority: JP
Inventors: Kimihiro Sugino; 貴美広杉野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-08-03
Filing date: 1992-08-03
Publication date: 1994-02-25

Abstract

(57)【要約】【目的】積分されるべき値を順次書き換えてメモリの
所定アドレスに蓄積していくような演算処理のためのデ
ータ転送の高速化と電力消費量低減とを実現できる演算
回路を提供する。【構成】演算回路は、双方の入力端子から供給される
データに対して所定の演算を行う演算器ＡＬＵ２と、演
算器ＡＬＵ２の演算結果を入力するデータメモリＤＲＭ
を有し、データメモリで選択されたデータを、それ専用
のデータバス１０を介して演算器ＡＬＵ２に与えるよう
に構成される。前記専用データバス１０は、その他のモ
ジュールへのデータ転送を要しないため、データ転送経
路が比較的短く、不所望な負荷成分も小さいため、デー
タ転送速度の高速化と低消費電力化とを実現する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、それぞれ半導体集積回
路化された演算回路、適応フィルタ、及びエコーキャン
セラに関し、例えばＩＳＤＮ（Ｉｎｔｅｇｒａｔｅｄ
ＳｅｒｖｉｃｅｓＤｉｇｉｔａｌＮｅｔｗｏｒｋ）
用のエコーキャンセルＬＳＩの低消費電力化に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】トランスバーサルフィルタのような適応
フィルタは、入力信号の経時的な変化に対してその特性
を適応的に変化させることができるフィルタである。即
ち、入力信号をタップ係数に乗じ、その値を複数タップ
単位で加算してフィルタ出力を得るための出力演算と、
そのフィルタ出力を応答させるべき対象系からの信号と
前記フィルタ出力との差分などとして得られる誤差信号
に基づいて前記タップ係数を更新する積和演算のような
更新演算とを行い、その更新演算によってタップ係数を
時間的に書き換えることによりその特性をリアルタイム
で変化させようとする。このような適応フィルタをディ
ジタル・シグナル・プロセッサによって構成するとき、
タップ係数の更新は、メモリから読出したタップ係数に
更新量を加算し、これを該メモリの同一アドレスに書き
込むという積分的な処理によって実現することができ
る。

【０００３】ディジタル・シグナル・プロセッサは、算
術論理演算器と共にハードウェアとして乗算器を持ち、
積和演算の効率化によってリアルタイムなディジタル信
号処理能力を向上させており、このようなものとして
は、例えば日経ＢＰ社発行のデータプロ・マイクロプロ
セッサ（ＭＣ４−３０３−８１１乃至８１８、１９８８
年１２月）に記載のＤＳＰ「ＴＭＳ３２０Ｃ２５」があ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、上記Ｔ
ＭＳ３２０Ｃ２５などに代表される従来のディジタル・
シグナル・プロセッサは、データＲＡＭ（ランダム・ア
クセス・メモリ）と演算器との間のデータ転送には共通
内部バスを利用するようになっている。そして、当該デ
ータＲＡＭに対するアクセスは、１マシンサイクル単位
でリード又はライトの何れか一方とされる。このため、
適応フィルタにおけるタップ係数の更新演算などデータ
ＲＡＭを利用した積分演算処理ではデータＲＡＭをリー
ド及びライトするのに少なくとも２マシンサイクル必要
になり、積分演算処理を含むような一連の処理をパイプ
ライン化してもそれを１マシンサイクルで行うことは不
可能であった。

【０００５】本発明者は適応フィルタを実現するＬＳＩ
の一つとしてＩＳＤＮ用のＬＳＩの低消費電力化につい
て検討し、その過程において、タップ係数更新演算のよ
うな積分処理に２マシンサイクル以上かかっていたので
は低消費電力化の妨げになることを見い出した。即ち、
加入者側端末を交換局からの通信回線に接続するような
ＩＳＤＮ用のＬＳＩは交換局から給電されるため特に低
消費電力化の要請が高い。そこで本発明者は動作クロッ
ク周波数を下げてＬＳＩの低消費電力化を図り、このと
きの動作速度低下によって単位時間あたりの処理能力が
低下しないように、一連の処理のマシンサイクル数を少
なくして対処しようとした。しかしながら、繰り返し演
算回数の多いタップ係数更新演算のような積分処理に２
マシンサイクル以上かかっていたのでは、単位時間当た
りの処理能力を保証して低消費電力化を図ることができ
ない。

【０００６】さらに、適応フィルタにおいてタップ係数
の更新演算は入力信号の１サンプリング期間中に全タッ
プに対して順番に行ったりしなければならず、単位時間
あたりの処理能力はタップ数に比例して高くなければな
らない。この点において、バランシングネットワーク回
路を通して送信側から受信側に回り込んでくるエコー成
分をキャンセルするためのエコーキャンセラは、任意に
接続される通信回線との間でのインピーダンス・ミスマ
ッチングという不確定な要素に対処しなければならない
ため、比較的タップ数の多い適応フィルタで実現されな
ければならないから、特に単位時間あたりの高い処理能
力が要求されると共に、これに応じて電力消費も多くな
る。したがって、上記タップ係数更新演算のような積分
処理における単位時間当たりの処理能力を保証して低消
費電力化を図ることは特にエコーキャンセラにおいて急
務であることを本発明者は見い出した。

【０００７】また、タップ係数の更新演算においてその
更新量には収束係数が与えられ、伝達関数の時定数を小
さくして応答動作の安定化を図るようにしている関係
上、データＲＡＭが積分値として保持するタップ係数の
ビット数は適応フィルタ出力を得るための加算対象とさ
れるタップ係数のビット数に比べて大きくされている。
このため、更新演算に必要とされるタップ係数を共通内
部バスを通して演算器とデータＲＡＭとの間でやりとり
する従来の構成では、当該共通内部バスのビット数は更
新演算されるタップ係数のビット数を満足しなければな
らず、容量性負荷成分の比較的大きな共通内部バスのプ
リチャージやディスチャージによる電力消費も無視し得
ない程大きくなるということを本発明者は見い出した。

【０００８】本発明の目的は、積分されるべき値を順次
書き換えてメモリの所定アドレスに蓄積していくような
演算処理のためのデータ転送の高速化とそれに要する電
力消費量を低減できる演算回路を提供することにある。
また、本発明の別の目的は、タップ係数更新演算のよう
な積分処理を１マシンサイクルで行うことができる適応
フィルタに好適な演算回路を提供することにある。本発
明の更に別の目的は、単位時間当たりの処理能力を保証
して低消費電力化を図ることができる適応フィルタ並び
にエコーキャンセラに好適な演算回路を提供することに
ある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、複数本の信号線から成るデータ
バス手段からのデータとメモリ手段からのデータとを演
算手段で受けて演算し、その演算結果をメモリ手段に与
える演算回路において、メモリ手段からのデータを、そ
れに専用化されたデータパス手段を介して演算手段に与
えるようにする。これによって、積分されるべき値を順
次書き換えてメモリ手段の所定アドレスに蓄積していく
ような演算処理のためのデータ転送の高速化とそれに要
する電力消費量を低減できる演算回路を実現する。

【００１２】前記演算回路は半導体集積回路化された適
応フィルタにおけるタップ係数更新演算手段の積分回路
として採用することができる。このとき適応フィルタ
は、入力信号をタップ係数に乗じ、その値を複数タップ
単位で加算してフィルタ出力を得るための手段と、前記
フィルタ出力を応答させるべき対象系からの信号と前記
フィルタ出力との関係によって生成される誤差信号に基
づいて前記タップ係数を更新演算する手段とを含む。

【００１３】前記適応フィルタにおいて、そのフィルタ
出力を得る手段へタップ係数を供給するための共通内部
データバスのビット数は、前記積分回路に含まれる専用
データバスとしてのデータパス手段の信号線本数よりも
少ないことが低消費電力化の点で望ましく、また適応フ
ィルタの機能上それで充分である。

【００１４】前記適応フィルタは半導体集積回路化され
たディジタル・シグナル・プロセッサによって構成する
ことができる。このとき、タップ係数の更新演算処理と
フィルタ出力を得る為の演算処理のパイプライン化を図
るには、夫々の処理を司るためのハードウェア的な手段
を固有化し、前記タップ係数を更新演算する手段には、
前記積分回路に含まれる演算手段のデータバス手段と前
記共通内部データバスとの間に、入力信号と誤差信号の
乗算手段と、その乗算結果に収束係数を付与する手段と
を更に含め、また、前記フィルタ出力を得る手段には、
前記メモリ手段から読出されて共通内部データバスを経
由して与えられるタップ係数と入力信号との乗算手段
と、その乗算結果を加算し且つ保持する手段とを設けて
おくとよい。

【００１５】上記したような適応フィルタは、後で説明
するように単位時間当たりの処理能力を保証して低消費
電力化を図ることができるため、比較的多数のタップを
必要とする適応フィルタによって実現されなければなら
ないようなエコーキャンセラなどに好適である。

【００１６】

【作用】上記した演算回路におけるデータパス手段は、
メモリ手段から読出されたデータを演算手段に与え、そ
こで演算されたデータは前記メモリ手段の同一アドレス
に書き込まれ、これにより、積分されるべき値を前記メ
モリ手段の所定アドレスに順次書き換えて蓄積していく
動作を可能にする。メモリ手段と演算手段を結合する前
記データパス手段はその他のモジュールへのデータ転送
を要しないため、データ転送経路が比較的短くて済み、
且つ、当該転送路の不所望な負荷成分も小さいため、デ
ータ転送速度の高速化と低消費電力化とを実現する。

【００１７】適応フィルタの更新演算手段において上記
演算回路が適用された積分回路は、従来データメモリに
対するリード動作とライト動作とを別々のマシンサイク
ルで行っていた積分処理を１マシンサイクルで実現可能
にする。

【００１８】上記より、繰り返し演算回数の多いタップ
係数更新演算のような積分処理の各サイクルを１マシン
サイクルで実現可能にすることは、適応フィルタを構成
するＬＳＩの動作クロック周波数を下げて低消費電力化
するように作用し、且つこのときの動作速度低下によっ
て単位時間あたりの処理能力が低下しないように一連の
処理のマシンサイクル数を少なくするように作用し、適
応フィルタを構成するＬＳＩの単位時間当たりの処理能
力を保証して低消費電力化を実現する。

【００１９】タップ係数値は、適応フィルタ出力の応答
動作を安定化させるため、その変動時定数をゆるやかに
設定する必要がある。このためデータメモリが積分値と
して保持するタップ係数のビット数は、適応フィルタ出
力を得るための加算対象とされるタップ係数のビット数
に比べて大きく設定し、有効なタップ係数内での変動時
定数をゆるやかにしている。このような演算を実現する
ために、タップ係数更新演算のためのタップ係数の伝達
経路を前記データパス手段により専用化しておくこと
は、共通内部データバスのビット数を相対的に小さくす
ることを可能にし、タップ係数を共通内部データバスを
通して演算器とデータメモリとの間でやりとりする従来
の構成に比べて容量性負荷成分の比較的大きな共通内部
データバスのプリチャージやディスチャージによる電力
消費量を減らすように作用する。

【００２０】

【実施例】図６には適応フィルタによって対象系の出力
を推定する応用モデルの一例が示される。適応フィルタ
１は、対象系２の出力Ｄと適応フィルタ出力Ｙとの差を
誤差信号ＥＲとして受け、誤差信号ＥＲを最小とするよ
うに、即ち、対象系２と同等の応答をするように機能す
る。このモデルにおいて対象系２の出力が入力信号Ｓの
エコーであるとき、その適応フィルタ１はエコーキャン
セラとして機能する。

【００２１】図５にはトランスバーサル型の適応フィル
タのアルゴリズムの一例が示される。同図においてＳは
入力信号、Ｚは特に制限されないが、入力信号Ｓのサン
プル周期に応ずる遅延時間を以て入力信号Ｓを順次保持
していく遅延要素、Ｃ０〜Ｃｎはタップ係数である。適
応フィルタはタップ毎に同じような処理を時系列的に繰
り返すものであり、その処理は、入力信号Ｓを対応する
タップ係数に乗じ（ＭＭ）、その値を全タップにつき加
算（ＴＡ）してフィルタ出力Ｙを得るための出力演算処
理と、フィルタ出力Ｙを応答させるべき対象系からの信
号Ｄと前記フィルタ出力Ｙとの差分に基づいて生成され
る誤差信号ＥＲに応じて前記タップ係数を更新するタッ
プ係数更新処理に大別される。タップ係数更新処理は、
誤差信号ＥＲと入力信号Ｓとを乗算（Ｍ）し、その値に
タップ更新係数若しくは収束係数を与えて（Ｋ）タップ
係数の更新量を取得し、この更新量に前回のタップ係数
を加算（Ａ）して、これを新たなタップ係数とするもの
である。タップ係数はアドレス対応でデータメモリに格
納されており、同データメモリから読出されるタップ係
数は前記フィルタの出力演算処理の乗算ＭＭとタップ係
数更新処理のための加算Ａに供給されるが、加算Ａによ
って更新されたタップ係数は前記データメモリの同一ア
ドレスに書き戻されることになる。

【００２２】図１には前記適応フィルタを構成するため
の演算回路ＥＸＥＣを有するディジタル・シグナル・プ
ロセッサＤＳＰの一例が示される。特に制限されない
が、同図のディジタル・シグナル・プロセッサＤＳＰ
は、公知の半導体集積回路製造技術によりシリコン基板
のような１つの半導体基板上に形成される。同図におい
てＤＲＭは前記タップ係数Ｃ０〜Ｃｎをアドレス対応で
保持するためのデータメモリ、ＳＲＭは前記遅延要素と
して機能するシフトレジスタのようなシンボルメモリで
ある。

【００２３】同図において、命令フェッチ回路ＩＦＣ
は、マイクロＲＯＭ３、インストラクションレジスタＩ
Ｒ、及びコントロール回路ＣＯＮＴを含んでいる。ま
た、命令デコード回路ＩＤＥＣは、命令デコーダＤＣＲ
とアドレス生成回路ＡＤＣを含んでいる。マイクロＲＯ
Ｍ３は、マイクロ命令群によって構成されたマイクロプ
ログラムを格納し、個々のマイクロ命令は、１個以上の
マイクロ操作情報、マイクロ命令系列の順序制御を行う
ためのネクストマイクロアドレスなどのアドレス情報、
マイクロ命令の必要に応じて定数情報やタイミング制御
のための時間情報などを含んでいる。マイクロＲＯＭ３
は、コントロール回路ＣＯＮＴから出力されるアドレス
信号に応答して所定のマイクロ命令を読み出し、マイク
ロＲＯＭ３から読み出されたマイクロ命令はインストラ
クションレジスタＩＲに供給される。コントロール回路
ＣＯＮＴは、マイクロ命令のネクストアドレスフィール
ドに含まれるマイクロアドレス情報から所定のマイクロ
系列の２番目以降のマイクロアドレスや分岐アドレス、
さらにはコマンドフェッチルーチンやその他の所定ルー
チンの先頭マイクロアドレスを生成する。インストラク
ションデコーダＤＣＲは、マイクロＲＯＭ３からインス
トラクションレジスタＩＲを介して供給されたマイクロ
命令を解読し、例えばデータメモリＤＲＭやシンボルメ
モリＳＲＭのデータの書き込み、あるいは読み出しのた
めの動作を制御するようなリード／ライトコントロール
信号など各種制御信号を生成する。演算回路ＥＸＥＣ内
のレジスタＲＳ０，ＲＳ１，ＲＢ，ＲＧ，ＥＳＲ，ＲＤ
ＬＴ、セレクタＳＥＬ、アキュムレータＡＣＣ、乗算器
ＭＵＬＴ１，ＭＵＬＴ２、算術論理演算器ＡＬＵ１，Ａ
ＬＵ２、バスドライバＢＤＲＶ１，ＢＤＲＶ２は上記イ
ンストラクションデコーダＤＣＲから供給される制御信
号によってその動作が制御される。アドレス生成回路Ａ
ＤＣは、マイクロＲＯＭ３からインストラクションレジ
スタＩＲを介して供給されたマイクロ命令を解読し、こ
れにより所定アドレスを生成し、データメモリＤＲＭや
シンボルメモリＳＲＭに供給する。データメモリＤＲＭ
やシンボルメモリＳＲＭはインストラクションデコーダ
ＤＣＲからの所定の制御信号及びアドレス生成回路ＡＤ
Ｃからのアドレスによりデータの書き込み／読み出しが
行われる。

【００２４】演算回路ＥＸＥＣは適応フィルタとして専
用化されるものであり、フィルタの出力演算処理回路５
と更新演算処理回路６が夫々別々に設けられている。

【００２５】フィルタの出力演算処理回路５は、入力レ
ジスタＲＢ、セレクタＳＥＬ、乗算器ＭＵＬＴ１、出力
レジスタＲＧ、算術論理演算器ＡＬＵ１、アキュムレー
タＡＣＣによって構成される。シンボルメモリＳＲＭか
ら読出された入力信号はセレクタＳＥＬによりレジスタ
ＲＳ０，ＲＳ１の一方から乗算器ＭＵＬＴ１の一方の図
示しない入力端子に与えられ、また、データメモリＤＲ
Ｍから読出されたタップ係数は入力レジスタＲＢから乗
算器ＭＵＬＴ１の他方の図示しない入力端子に与えられ
る。乗算器ＭＵＬＴ１はそれら入力を乗算し（図５の乗
算処理ＭＭ）、その乗算結果を出力レジスタＲＧから算
術論理演算器ＡＬＵ１の一方の図示しない入力端子に与
える。算術論理演算器ＡＬＵ１はあらかじめアキュムレ
ータＡＣＣが保持している加算値を他方の図示しない入
力端子から入力しレジスタＲＧの出力値とアキュムレー
タＡＣＣの出力値を加算（図５の加算処理ＴＡ）する。
そして算術論理演算器ＡＬＵ１は、その加算結果をアキ
ュムレータＡＣＣに出力する。算術論理演算器ＡＬＵ１
は、一つのサンプル信号に対する全タップの出力を加算
したときに、アキュムレータＡＣＣに保持されている値
をフィルタ出力ＹとしてバスドライバＢＤＲＶ１を介し
て共通内部データバス１１に出力する。

【００２６】タップ計数の更新演算処理回路６は、レジ
スタＥＳＲ、乗算器ＭＵＬＴ２、シフタＳＨＩＦＴ、レ
ジスタＲＤＬＴ、算術論理演算器ＡＬＵ２、及びデータ
メモリＤＲＭを含んで構成される。レジスタＥＳＲには
誤差信号が保持されていて、この誤差信号とレジスタＲ
Ｓ０から供給される入力信号とが乗算器ＭＵＬＴ２で乗
算され（図５の乗算処理Ｍ）、乗算結果はシフタＳＨＩ
ＦＴで所定ビットシフトされて（図５の更新係数Ｋ付与
処理）、レジスタＲＤＬＴに保持される。算術論理演算
器ＡＬＵ２は、レジスタＲＤＬＴに保持されているタッ
プ係数更新量と、データメモリＤＲＭから供給されるタ
ップ係数を加算する（図５の加算処理Ａ）。更新された
タップ係数はデータメモリＤＲＭの同一アドレスに書き
戻される。

【００２７】前記算術論理演算器ＡＬＵ２とデータメモ
リＤＲＭは、データメモリＤＲＭから読出したタップ係
数に更新量を加算した値を当該データメモリＤＲＭの同
一アドレスに再び書き込んで順次保持していくから、こ
の機能より明らかなように積分回路を構成する。このと
き、データメモリＤＲＭから読出されるタップ係数を算
術論理演算器ＡＬＵ２に与えるためのデータ転送経路は
専用データバス１０によって構成されている。また、デ
ータメモリＤＲＭは、図１の演算回路ＥＸＥＣの動作を
規定する１マシンサイクルでリード及びライト動作され
る所謂リード・モディファイ・ライト形式で動作され
る。専用データバス１０は他の回路モジュールに共用さ
れず局所的に配置され、且つ、そのバス信号線の引き回
し長さは最短とされるから、不所望な負荷成分も極めて
小さく、算術論理演算器ＡＬＵ２へのタップ係数の伝達
を高速で行うことができ、タイミング上無理なくデータ
メモリＤＲＭをリード・モディファイ・ライトすること
ができる。したがって、タップ係数更新のための積分演
算を、１タップあたり１マシンサイクルで確実に行うこ
とができる。ここで、共通内部データバスを構成する信
号線をｍ本、専用データバス１０を構成する信号線をｎ
本とすると、ｍ＜ｎの関係が成り立つ。

【００２８】前記データメモリＤＲＭから読出されるタ
ップ係数はフィルタ出力演算のために共通内部データバ
ス１１を介してレジスタＲＢにも供給されるが、このと
き、前記専用データバス１０が共通内部データバス１１
に直結されることによって専用データバス１０上でのタ
ップ係数の伝達が遅延する虞のある場合には、共通内部
データバス１１と専用データバス１０との間にバッファ
としても機能するようなバスドライバＢＤＲＶ２を配置
しておくとよい。バスドライバＢＤＲＶ１，ＢＤＲＶ２
のそれぞれは、共通内部データバス１１を構成する信号
線の数（ｍ個）設けられているが、図面の簡略化のため
１個ずつしか示していない。

【００２９】図８には、データメモリＤＲＭの構成が示
されている。データメモリＤＲＭは、メモリアレイＭＡ
０〜ＭＡ２７、メモリアレイＭＡ０〜ＭＡ２７内のデー
タ線をプリチャージするためのプリチャージ回路ＰＣ０
〜ＰＣ２７、ワード線選択回路ＸＤＥＣ、データ線選択
回路ＹＤＥＣ、データ線結合回路ＹＳＥＬ、制御回路Ｃ
ＴＲ、アドレスデコーダＡＤから成る。アドレス生成回
路ＡＤＣから供給されたアドレスは、アドレスデコーダ
ＡＤでデコードされてワード線選択回路ＸＤＥＣとデー
タ線選択回路ＹＤＥＣに供給される。ワード線選択回路
ＸＤＥＣは、アドレスデコーダＡＤからの信号によって
メモリアレイＭＡ０〜ＭＡ２７内の複数のワード線の中
から１本のワード線の選択を行う。また、データ線選択
回路ＹＤＥＣは、アドレスデコーダＡＤからの信号によ
って各メモリアレイＭＡ０〜ＭＡ２７内の複数のデータ
線の中から１対ずつのデータ線の選択を行う。データ線
結合回路ＹＳＥＬは、選択されたワード線に結合される
メモリセルをデータ線選択回路ＹＤＥＣからの信号に従
ってデータ線を介してデータ入出力回路Ｉ／Ｏ０〜Ｉ／
Ｏ２７と結合させる。制御回路ＣＴＲは、インストラク
ションデコーダＤＣＲから供給される制御信号から動作
制御信号を形成し、データメモリＤＲＭ内の各回路ブロ
ックに供給する。従って、データメモリＤＲＭのデータ
の書き込み／読み出しが行われる。

【００３０】図９には、レジスタＲＢ、ＥＳＲ、ＲＳ
０、ＲＳ１の構成が示されている。同図に示されている
ように、これらのレジスタは１８個のフリップフロップ
ＦＦ０〜ＦＦ１７で構成され、レジスタはインストラク
ションデコーダＤＣＲから供給される制御信号ＣＫに従
って共通内部データバス１１からデータ入力端子ＤＩ０
〜ＤＩ１７を介して入力し、さらに、入力したデータを
データ出力端子ＤＯ０〜ＤＯ１７から出力する。

【００３１】図１において、前記データメモリＤＲＭか
ら読出されるタップ係数はフィルタ出力演算のために共
通内部データバス１１を介してレジスタＲＢにも供給さ
れる。共通内部データバス１１を通してレジスタＲＢに
供給されるタップ係数は、特に制限されないが、１８ビ
ットとされる。一方データメモリＤＲＭは、特に制限さ
れないが、各タップ係数を２８ビット構成で保持する。
なぜなら、タップ係数更新量のビット数とタップ係数Ｃ
０のビット数が同じでかつそれらのビット数が少なすぎ
ると、上記タップ係数更新量とタップ係数Ｃ０を加算し
た場合、本来更新しなければならないタップ係数更新量
が変化しなく（ゼロ）になってしまう。また、タップ係
数更新量とタップ係数Ｃ０のビット数が多すぎると、そ
れらを加算した場合、タップ係数の最下位ビットが毎回
変化して安定したフィルタが実現できなくなってしま
う。従ってタップ係数更新量をシフタＳＨＩＦＴ（図５
のＫ）にてシフトさせても、計算精度が得られるように
タップ係数更新量を１８ビット、タップ係数をタップ係
数更新量よりも十分に長い２８ビットとする。データメ
モリＤＲＭからタップ係数が読出されると、その全２８
ビットはタップ係数の更新演算Ａ（図５）に利用され、
フィルタ出力演算にはその上位１８ビット（図５の）
が利用される。従って、タップ係数をわずかずつ変化さ
せるよう前記タップ係数の更新演算においてその更新量
には収束係数Ｋ（図５）が与えられ、伝達関数の時定数
を小さくして（応答感度を小さくして）応答動作の安定
化を図るようにしている。本実施例に従えば、乗算器Ｍ
ＵＬＴ２で得られる誤差信号と入力信号との乗算結果
（図５の）はシフタＳＨＩＦＴで所定ビット数例えば
ｎビットだけ右シフト（下位ビット側へのシフト）され
ることによってシフタＳＨＩＦＴに入力されたデータに
対して１／Ｎ（Ｎは２のｎ乗）にされた２８ビットデー
タ（図５の）に全２８ビットのタップ係数が加算され
てタップ係数の更新が生成される（図５の）。タップ
係数の更新に必要な全２８ビットのタップ係数は専用デ
ータバス１０を通すだけでよいから、専用データバス１
０だけが２８ビット構成（図５の）とされ、共通内部
データバス１１のビット数は、フィルタ出力演算に必要
な上位１８ビットのタップ係数及び誤差信号のビット数
などによって規定される最大ビット数を満足する１８ビ
ット（図５の）で構成される。このように更新演算の
ためのタップ係数伝達経路を専用データバス１０で専用
化することにより、共通内部データバス１１のビット数
を減らすことが可能になり、更新演算に必要とされるタ
ップ係数を共通内部データバスを通して演算器やデータ
ＲＡＭとの間でやりとりする従来の構成に比べて、容量
性負荷成分の比較的大きな共通内部データバスのプリチ
ャージやディスチャージによる電力消費量を低減するこ
とができるようになる。

【００３２】図２には図１の演算回路を用いて図５のあ
るアルゴリズムに従った適応フィルタ処理を実現するた
めのマイクロプログラムフローの一例が示される。同図
には矩形で囲まれた１タップ分の処理（Ｔ１乃至Ｔ７）
とその前後の処理が代表的に示されている。このマイク
ロプログラムフローは、横１行に記載されている処理が
１ステップとして１マシンサイクルで実行されるもの
で、処理は毎マシンサイクル毎に上から下へと流れてゆ
く。この図に示す様に１タップに必要な処理Ｔ１〜Ｔ７
は、５ステップの連続した命令で実行でき、各々の命令
フィールドに前後タップの処理も組み入れることでソフ
トウェアパイプライン処理となり実質的には１タップ当
り１ステップで処理できる。

【００３３】図２においてタップ係数の更新演算は、処
理Ｔ１乃至Ｔ４により実現される。即ち、シンボルメモ
リＳＲＭのｉ番地のデータがレジスタＲＳ０にロードさ
れ（処理Ｔ１）、これと共にシンボルメモリＳＲＭ内で
はデータのシフトが行われる（処理Ｔ２）。次いで、レ
ジスタＥＳＲの誤差信号とレジスタＲＳ０の保持データ
が乗算器ＭＵＬＴ２で乗算されると共に、その乗算結果
がシフタＳＨＩＦＴで下位ビット方向に１２ビットシフ
トされて収束係数が与えられ（リニア収束）、レジスタ
ＲＤＬＴに保持される（処理Ｔ３）。そして、データメ
モリＤＲＭのｍ番地からタップ係数が読出され、専用デ
ータバス１０を介して算術論理演算器ＡＬＵ２に与えら
れ、同算術論理演算器ＡＬＵ２で前記レジスタＲＤＬＴ
の値と加算され、その加算値が再びデータメモリＤＲＭ
のｍ番地に書き込まれてタップ係数の更新が行われる
（処理Ｔ４）。この処理Ｔ４ではデータメモリＤＲＭに
対するリード・ライト動作が含まれているが、前述のよ
うに１マシンサイクルで実行されるている。

【００３４】フィルタ出力演算の１タップ分の処理は処
理Ｔ５乃至Ｔ７により実現される。即ち、前記処理Ｔ４
に並行して、前記データメモリＤＲＭのｍ番地から読出
されたタップ係数は、その上位１８ビットが共通内部デ
ータバス１１を介してレジスタＲＢにもロードされてい
る（処理Ｔ５）。続いてレジスタＲＢの値とレジスタＲ
Ｓ１の値とが乗算器ＭＵＬＴ１で乗算されてレジスタＲ
Ｇに保持され（処理Ｔ６）、更にアキュムレータＡＣＣ
の保持値とレジスタＲＧの値が算術論理演算器ＡＬＵ１
で加算されて、その加算値がアキュムレータＡＣＣに戻
されることによりフィルタ出力演算の１タップ分の処理
が完了される。

【００３５】図２から明らかなように１タップ分に要す
る処理は５マシンサイクルとされるが、５ステップのソ
フトウェアパイプライン化により見かけ上１マシンサイ
クル毎に１タップの処理を完了していくことができる。
これは、図１に示されるようにタップ係数の更新演算処
理系６とフィルタ出力演算処理系５をそれぞれ専用化
し、更にデータメモリＤＲＭに対するリード・ライト処
理を必要とするタップ係数更新のための積分演算を専用
データバス１０を利用して１マシンサイクルで行えるよ
うにしたことによって実現される。

【００３６】図３には図１に示されるディジタル・シグ
ナル・プロセッサＤＳＰを適用したＩＳＤＮ対応ＬＳ
Ｉとしてのエコーキャンセル方式波形等化ＬＳＩ（以下
単にエコーキャンセルＬＳＩとも記す）の一実施例が示
される。このエコーキャンセルＬＳＩ２０は、電話回線
を用いてベーシックレートである２Ｂ＋Ｄ（６４Ｋｂｐ
ｓの音声チャネル２系統と、１６Ｋｂｐｓのデータチャ
ネル１チャンネル）のディジタルデータ伝送を全二重で
行うためのＬＳＩであり、送信データの出力、受信デー
タの識別、及び送信データの受信部への回り込みのキャ
ンセル（エコーキャンセル）を、状態遷移制御を介して
ディジタル信号処理などで行う。特に制限されないが、
このエコーキャンセルＬＳＩは８０ＫＨｚの周波数で規
定されるサイクルを１データ分の処理期間（ユニット・
インターバル）とし、各インターバルにおいて遷移状態
の検出と状態設定、並びにディジタル信号処理などを行
う。

【００３７】このエコーキャンセルＬＳＩ２０は、アナ
ログ・フロントエンド・ユニット２１、ディジタル・シ
グナル・プロセッサ２２、イベント・インフォメーショ
ン・レジスタ・ファイル２３、プロトコル・コントロー
ル・ユニット２４、タイマ・カウンタ・ユニット２５、
タイミングジェネレータ２６、アナログ・フェーズ・ロ
ックド・ループ回路２７、Ｕ点インタフェース回路２
８、及びＳ点インタフェース回路２９を含み、例えば公
知のＢｉ−ＣＭＯＳプロセスなどによってシリコン基板
のような１個の半導体基板に形成される。

【００３８】前記ディジタル・シグナル・プロセッサ２
２は、図１で示した様に命令フェッチ回路、命令デコー
ド回路、及び演算回路によって構成される。命令フェッ
チ回路はイベント・インフォメーション・レジスタ・フ
ァイル２３を参照し、所定の手順に従ってマイクロプロ
グラムを実行し、その演算回路を適応フィルタなどとし
て機能させてエコーキャンセルなどを実現する。前記ア
ナログ・フロントエンド・ユニット２１は送信信号のＡ
／Ｄ変換及び受信信号のＤ／Ａ変換などを行う。ディジ
タル・シグナル・プロセッサ２２は、アナログ・フロン
トエンド・ユニット２１からのディジタル信号を共通内
部データバスに受け、ディジタル・シグナル・プロセッ
サ２２内の命令に従ってディジタル信号処理を行い、そ
して、その処理結果をアナログ・フロントエンド・ユニ
ット２１に出力する。Ｕ点インタフェース回路２８は図
示しないハイブリッドトランス若しくはバランシングネ
ットワーク回路を介して交換局側に接続される。前記イ
ベント・インフォメーション・レジスタ・ファイル２３
は、ディジタル・シグナル・プロセッサ２２及びプロト
コル・コントロール・ユニット２４で発生する遷移状態
を保持するレジスタであり、それらユニット２２，２４
はそれに設定されている遷移状態を検出して動作の制御
がされる。プロトコル・コントロール・ユニット２４は
フレーム処理、スクランブル、及び同期化などのプロト
コル処理を行う。タイマ・カウンタ・ユニット２５は状
態遷移制御などに用いられ、タイミングジェネレータ２
６はエコーキャンセルＬＳＩの各種動作クロック信号を
生成し、エコーキャンセルＬＳＩ内の各回路ブロックに
その動作クロック信号を供給する。アナログ・フェーズ
・ロックド・ループ回路２７は外部から供給されるシス
テムクロック信号を逓倍してタイミングジェネレータ２
６に供給する。Ｓ点インタフェース回路２９は加入者側
とインタフェースされる。

【００３９】図４には上記エコーキャンセルＬＳＩ２０
をエコーキャンセラとして機能させる場合の一例ブロッ
ク図が示される。同図において４０はバランシング・ネ
ットワーク回路である。前記プロトコル・コントロール
・ユニット２４から出力される送信データはＤ／Ａ変換
されてバランシング・ネットワーク回路４０に与えら
れ、バランシングネットワーク回路４０に入力される受
信アナログ信号はディジタル信号にＡ／Ｄ変換されてデ
ィジタル・シグナル・プロセッサ２２に供給される。エ
コーキャンセルＬＳＩ２０は送信と受信を並行して全二
重で行うことができる。このとき、前記バランシングネ
ットワーク回路４０は、トランス４２のインピーダンス
Ｒ１と抵抗Ｒ２によって得られる抵抗分圧比に等しい抵
抗分圧比を持つ直接抵抗Ｒ３，Ｒ４を備え、前者の分圧
電圧から後者の分圧電圧を減算することにより、回線４
１からトランス４２に与えられる電圧成分から送信アナ
ログ信号の電圧成分を除去するようになっている。即
ち、Ｄ／Ａ変換を経て送信される信号の一部がトランス
４２を介してＡ／Ｄ変換側に回り込むことを防止する。
このバランシングネットワーク回路４０は、例えば回線
４１のインピーダンスをどこでも１３５Ωのような一定
の値にするという規格に従って前記抵抗分圧比が決定さ
れている。このため、実際には回線のインピーダンスに
は誤差があり、また回線の状態も経時的に変化し、且つ
どのような状態の回線に接続されるかは全く予想するこ
とができないため、送信側から受信側に回り込んでくる
エコー成分を確実に除去するためにエコーキャンセラ４
３が必要とされる。このエコーキャンセラ４３は図１の
回路で図５の適応フィルタのアルゴリズムを実現するも
のであり、そのエコー成分Ｄは信号Ｙによってキャンセ
ルされる。

【００４０】図７には前記エコーキャンセルＬＳＩ２０
を利用したディジタル加入者伝送システムの概略が示さ
れる。同図において３１は交換局、３２は交換機、３３
は交換機３２と回線Ｕを接続するためのオフィース・チ
ャネル・ユニット、３４は加入者局、３０は加入者局３
４を回線Ｕに接続するためのディジタル・サービス・ユ
ニットである。エコーキャンセルＬＳＩ２０は加入者局
３４と交換局３１の夫々に配置される。加入者側のエコ
ーキャンセルＬＳＩ２０を含めた伝送装置例えばディジ
タル・サービス・ユニット３０が交換局３１からの給電
によって全て動作されなければならないとき、給電は例
えば伝送線路Ｕに直流を重畳した形式で行われる。従っ
て、エコーキャンセルＬＳＩ２０で消費可能な電力の配
分には限りがある。このとき、バランシングネットワー
ク回路と回線とのインピーダンス・ミスマッチングなど
によって送信側から受信側に回り込んでくるエコー成分
をキャンセルするためのエコーキャンセルは、任意に接
続される通信回線との間でのインピーダンス・ミスマッ
チングという不確定な要素に対処しなければならないた
め、比較的タップ数の多い適応フィルタで実現されなけ
ればならないから、特に単位時間あたりの高い処理能力
が要求されると共に、これに応じて電力消費も多くなる
ことが予想される。この点において、エコーキャンセル
用の適応フィルタを実現するためのディジタル・シグナ
ル・プロセッサ２２の演算回路は、図１及び図２に基づ
いて説明したように、タップ係数の更新演算処理回路６
とフィルタ出力演算処理回路５をそれぞれ専用化し、更
にデータメモリＤＲＭに対するリード・ライト処理を必
要とするタップ係数更新のための積分演算を専用データ
バス１０を利用して１マシンサイクルで行えるようにし
たことにより、５ステップのソフトウェアパイプライン
化により見かけ上１マシンサイクル毎に１タップの処理
を完了していくことができる。このようにディジタル・
シグナル・プロセッサ２２で実現される適応フィルタ
は、１マシンサイクルで１タップの処理を完了できるか
ら、ＬＳＩの動作クロック周波数を下げて動作速度を低
下させてもそのときの単位時間あたりの処理能力を低下
させないようにすることができる。したがって、単位時
間あたりの高い処理能力が要求されると共に、これに応
じて電力消費も多くなることが予想されるエコーキャン
セル用の適応フィルタを実現するためのディジタル・シ
グナル・プロセッサ２２において、動作クロック周波数
を下げることにより、単位時間当たりの処理能力を保証
して低消費電力化を図ることができるようになる。

【００４１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４２】例えば、図１の演算回路においてデータメ
モリＤＲＭはデュアルポートを持つＲＡＭのように図示
されているが、シングルポートＲＡＭであってもよい。
また、専用データバスや共通内部データバスのビット数
は上記実施例に限定されず、適応フィルタにおけるフィ
ルタ出力ビット数やタップ係数のビット数などに応じて
適宜変更することができる。また、上記実施例ではタッ
プ係数の更新処理における収束係数はシフタによって与
えられるようなリニア収束を一例として説明したが、更
に感度を下げる場合には誤差信号と入力信号の乗算結果
における符号に応じて最下位ビットに１を加算したり減
算したりするサイン収束を利用することもでき、さら
に、その両者を選択的に切り替えて利用するようにして
もよい。また、上記実施例の適応フィルタはエコーキャ
ンセルに限定されず、ＩＳＤＮにおけるその他の等化的
な処理にも適用することができる。また、ＬＳＩへの給
電は交換局からの給電に限定されず、バッテリー給電の
場合についても低消費電力化の事情は同じである。

【００４３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＩＳＤ
Ｎ用のエコーキャンセルＬＳＩに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
音声圧縮、音声合成、無線伝送、画像強調などの処理を
行うための演算回路や適応フィルタさらにはこれを実現
するためのＬＳＩにも広く適用することができる。

【００４４】本発明は、少なくともデータメモリを利用
する積分的な演算処理に要するマシンサイクル数の低減
による単位時間当たりの処理能力の向上、並びに低消費
電力化に適用して有効な条件のものに広く適用すること
ができる。

【００４５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４６】すなわち、メモリ手段と演算手段を結合す
るデータパス手段はその他のモジュールへのデータ転送
を要しないため、データ転送経路が比較的短くて済み、
且つ、当該転送路の不所望な負荷成分も小さいため、デ
ータ転送速度の高速化と低消費電力化を実現できる。こ
れにより、積分されるべき値を前記メモリ手段の所定ア
ドレスに順次書き換えて蓄積していく一連の積分的な演
算処理に要する電力消費量を低減でき、しかも、単位積
分動作を１マシンサイクル単位で行うことができるとい
う効果を得る。

【００４７】適応フィルタにおけるタップ係数の更新演
算手段に上記演算回路を適用した積分回路は、従来デー
タメモリに対するリード動作とライト動作とを別々のマ
シンサイクルで行っていた積分処理を１マシンサイクル
で実現にすることができるという効果がある。

【００４８】これにより、繰り返し演算回数の多いタッ
プ係数更新演算における積分処理の各サイクルを１マシ
ンサイクルで実現可能であるから、適応フィルタを構成
するＬＳＩの動作クロック周波数を下げて低消費電力化
を図っても、このときの動作速度低下によって単位時間
あたりの処理能力は低下せず、適応フィルタを構成する
エコーキャンセラやディジタル・シグナル・プロセッサ
のようなＬＳＩの単位時間当たりの処理能力を保証して
低消費電力化を実現することができるという効果があ
る。

【００４９】特に、タップ数が多く、これに伴って単位
時間当たりの高い処理能力が要求されると共に、電力消
費量も多くなると予想されるエコーキャンセラなどの適
応フィルタを実現するＬＳＩにとって、動作クロック周
波数を下げることにより、単位時間当たりの処理能力を
保証して低消費電力化を図ることは、消費可能な電力配
分に限りがあるような交換局からの集中給電若しくはバ
ッテリー給電されるようなシステム態様に好適であると
いう効果がある。

【００５０】適応フィルタにおいては、タップ係数の更
新演算においてその更新量に収束係数を与えて、応答動
作の安定化を図るようにしている関係上、データメモリ
が積分値として保持するタップ係数のビット数は適応フ
ィルタ出力を得るための加算対象とされるタップ係数の
ビット数に比べて大きくされるが、タップ係数更新演算
のためのタップ係数の伝達経路を専用データバスのよう
なデータパス手段により専用化しておくことにより、共
通内部データバスのビット数を相対的に小さくすること
ができ、従来タップ係数を共通内部データバスを通して
演算器とデータメモリとの間でやりとりするの構成に比
べて、容量性負荷成分の比較的大きな共通内部データバ
スのプリチャージやディスチャージによる電力消費量を
減らすことができ、この点においても低消費電力化に寄
与する。

【００５１】前記適応フィルタを半導体集積回路化され
たディジタル・シグナル・プロセッサによって構成する
とき、タップ係数の更新演算処理回路とフィルタ出力演
算処理回路をそれぞれ専用化し、更にデータメモリに対
するリード・ライト処理を必要とするタップ係数更新の
ための積分演算を専用データバスのようなデータパス手
段を利用して１マシンサイクルで行えるようにすること
により、処理のパイプライン化で見かけ上１マシンサイ
クル毎に１タップの処理を完了していくことができると
いう効果を得る。

【図面の簡単な説明】

【図１】図１は本発明に係る適応フィルタ構成用演算回
路を有するディジタル・シグナル・プロセッサの一実施
例ブロック図である。

【図２】図２は図１の演算回路を利用して適応フィルタ
を実現するときの演算処理の一例マイクロフローであ
る。

【図３】図３は図１の演算回路を適用したエコーキャン
セルＬＳＩの一実施例ブロック図である。

【図４】図４は図３のエコーキャンセルＬＳＩをエコー
キャンセラとして機能させる場合の一実施例ブロック図
である。

【図５】図５は適応フィルタの一例アルゴリズムを示す
説明図である。

【図６】図６は適応フィルタによって対象系の出力を推
定する応用モデルの一例説明図である。

【図７】図７はエコーキャンセルＬＳＩを利用したディ
ジタル加入者伝送システムの概略説明図である。

【図８】図８はデータメモリの構成図である。

【図９】図９はレジスタの構成図である。

【符号の説明】

１適応フィルタ２対象系３マイクロＲＯＭＤ対象系出力Ｙフィルタ出力ＥＲ誤差信号５出力演算処理回路６更新演算処理回路ＭＵＬＴ１乗算器ＲＧレジスタＡＬＵ１算術論理演算器ＡＣＣアキュムレータＭＵＬＴ２乗算器ＳＨＩＦＴシフタＲＤＬＴレジスタＡＬＵ２算術論理演算器ＤＲＭデータメモリＳＲＭシンボルメモリ１０専用バス１１共通内部バス２０エコーキャンセルＬＳＩ２２ディジタル・シグナル・プロセッサ４３エコーキャンセラＩＦＣ命令フェッチ回路ＣＯＮＴコントロール回路ＩＲインストラクションレジスタＤＣＲインストラクションデコーダＡＤＣアドレス生成回路ＩＤＥＣ命令デコード回路ＭＡ０〜ＭＡ２７メモリアレイＰＣ０〜ＰＣ２７プリチャージ回路ＸＤＥＬワード線選択回路ＹＤＥＣデータ線選択回路ＹＳＥＬ０〜ＹＳＥＬ２７データ線結合回路Ｉ／Ｏ０〜Ｉ／Ｏ２７データ入出力回路ＦＦ０〜ＦＦ１７フリップフロップ

Claims

【特許請求の範囲】

【請求項１】複数の信号線から成りデータを転送する
ためのデータバス手段と、複数のメモリセルを含み、供給されたアドレスに従って
選択されたメモリセルからデータを出力するメモリ手段
と、上記データバス手段からデータが供給される第１の入力
端子と、上記選択されたメモリセルからのデータが供給
される第２の入力端子と、上記メモリ手段に結合されて
いて演算結果を出力するための出力端子とを有し、上記
メモリセルからのデータと上記データバス手段からのデ
ータの演算を行うための演算手段と、上記選択されたメモリセルからのデータを上記演算手段
に供給するための、複数の信号線からなるデータパス手
段と、を含んで成るものであることを特徴とする演算回路。