JPH03222183A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03222183A JPH03222183A JP2018254A JP1825490A JPH03222183A JP H03222183 A JPH03222183 A JP H03222183A JP 2018254 A JP2018254 A JP 2018254A JP 1825490 A JP1825490 A JP 1825490A JP H03222183 A JPH03222183 A JP H03222183A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高集積化され分割動作が行なわれるダイナミ
ック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと
いう）等において、外部入力アドレス変化時に発生する
電源ノイズを減少する半導体記憶装置に関するものであ
る。
ック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと
いう）等において、外部入力アドレス変化時に発生する
電源ノイズを減少する半導体記憶装置に関するものであ
る。
（従来の技術〉
従来、このような分野の技術としては、例えば第２図の
ようなものがあった。以下、その構成を図を用いて説明
する。
ようなものがあった。以下、その構成を図を用いて説明
する。
第２図は、従来の半導体記憶装置の一構成例を示す要部
のブロック図である。なあ、この第２図では、説明を簡
単にするために、多数のアドレスのうちの２つのアドレ
ス系のみが図示されている。
のブロック図である。なあ、この第２図では、説明を簡
単にするために、多数のアドレスのうちの２つのアドレ
ス系のみが図示されている。
この半導体記憶装置は、２分割された箒１と第２のメモ
リセルブロック群１０−１．１０−２と、第１のメモリ
セルブロック群１０−１のアドレス入力側に接続された
複数のプリデコーダ入力信号Ａ３１Ｌ、Ａ３２Ｌからな
る第１のプリデコーダ入力信号群１２−１と、第２のメ
モリセルブロック群１０−２のアドレス入力側に接続さ
れた複数のプリデコーダ入力信号ＡＢ１Ｒ，ＡＢ２Ｒか
らなる第２のプリデコーダ入力信号群１２−２と、その
第１．第２のプリデコーダ入力信号群１２−１．１２−
２に接続されたプリデコーダ入力信号発生回路２０と、
そのプリデコーダ入力信号発生回路２０に複数のアドレ
スバスＡＢ１．ＡＢ２を介して接続された複数のアドレ
スバッファ３０１．３０−２とを、備えている。
リセルブロック群１０−１．１０−２と、第１のメモリ
セルブロック群１０−１のアドレス入力側に接続された
複数のプリデコーダ入力信号Ａ３１Ｌ、Ａ３２Ｌからな
る第１のプリデコーダ入力信号群１２−１と、第２のメ
モリセルブロック群１０−２のアドレス入力側に接続さ
れた複数のプリデコーダ入力信号ＡＢ１Ｒ，ＡＢ２Ｒか
らなる第２のプリデコーダ入力信号群１２−２と、その
第１．第２のプリデコーダ入力信号群１２−１．１２−
２に接続されたプリデコーダ入力信号発生回路２０と、
そのプリデコーダ入力信号発生回路２０に複数のアドレ
スバスＡＢ１．ＡＢ２を介して接続された複数のアドレ
スバッファ３０１．３０−２とを、備えている。
第１．第２のメモリセルブロック群１０−１゜１０−２
は、それぞれ複数のメモリセルブロック１１で構成され
ている。各メモリセルブロック１］は、デコーダ及びセ
ンスアンプ等を有するメモリセルアレイ１１ａと、プリ
デコーダ入力信号ＡＢ１ Ｌ、ＡＢ２Ｌ、ＡＢｌＲ，Ａ
Ｂ２Ｒをそれぞれプリデコードするプリデコーダ１１ｂ
とを、備えている。
は、それぞれ複数のメモリセルブロック１１で構成され
ている。各メモリセルブロック１］は、デコーダ及びセ
ンスアンプ等を有するメモリセルアレイ１１ａと、プリ
デコーダ入力信号ＡＢ１ Ｌ、ＡＢ２Ｌ、ＡＢｌＲ，Ａ
Ｂ２Ｒをそれぞれプリデコードするプリデコーダ１１ｂ
とを、備えている。
プリデコーダ入力信号発生回路２０は、ブロック選択信
号φ１．φ、により第１または第２のプリデコーダ入力
信号群１２−１．１２−２のいずれか一方を選択してそ
れを活性化する回路であり、ブロック選択信号φ１．φ
１とアドレスバスＡＢ１、ＡＢ２とを入力とする複数の
ゲート回路２１゜２２で構成され、そのゲート回路２１
．２２の出力側がプリデコーダ入力信号群１２−１．１
２−２に接続されている。ゲート回路２１は、２人力の
ナントゲート（以下、ＮＡＮＤゲートという〉２１ａ及
びインバータ２１ｂで構成され、同じくゲート回路２２
も、２人力ＮＡＮＤゲート２２ａ及びインバータ２２ｂ
で構成されている。
号φ１．φ、により第１または第２のプリデコーダ入力
信号群１２−１．１２−２のいずれか一方を選択してそ
れを活性化する回路であり、ブロック選択信号φ１．φ
１とアドレスバスＡＢ１、ＡＢ２とを入力とする複数の
ゲート回路２１゜２２で構成され、そのゲート回路２１
．２２の出力側がプリデコーダ入力信号群１２−１．１
２−２に接続されている。ゲート回路２１は、２人力の
ナントゲート（以下、ＮＡＮＤゲートという〉２１ａ及
びインバータ２１ｂで構成され、同じくゲート回路２２
も、２人力ＮＡＮＤゲート２２ａ及びインバータ２２ｂ
で構成されている。
複数のアドレスバッファ３０−１．３０−２は、複数の
外部入力アドレスＡ１．Ａ２を入力してそれをアドレス
バスＡＢ１．ＡＢ２を介してプリデコーダ入力信号発生
回路２０へ与える機能を有している。
外部入力アドレスＡ１．Ａ２を入力してそれをアドレス
バスＡＢ１．ＡＢ２を介してプリデコーダ入力信号発生
回路２０へ与える機能を有している。
なお、第２図中のＣ１Ｌ、Ｃ２Ｌ、ＣＩＲ，Ｃ２Ｒは、
プリデコーダ入力信号Ａ８１ Ｌ、ＡＢ２Ｌ、ＡＢＩＲ
，ＡＢ２Ｒをそれぞれ伝送するアドレスバスの配線負荷
である。
プリデコーダ入力信号Ａ８１ Ｌ、ＡＢ２Ｌ、ＡＢＩＲ
，ＡＢ２Ｒをそれぞれ伝送するアドレスバスの配線負荷
である。
第３図は第２図の配線負荷部分の要部を示す回路図であ
る。
る。
この図では、プリデコーダ入力信号ＡＢＩＬ。
ＡＢｌＲ側の配線負荷ＣＩＬ、Ｃ１Ｒと、インバータ２
１ｂ、２２ｂのみが示されている。インバータ２１ｂは
Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯ３とい
う＞２１ｂ−１とＮチャネル型ＭＯＳトランジスタ（以
下、ＮＭＯ３という〉２１ｂ−２との相補形ＭＯＳトラ
ンジスタ（以下、０ＭＯ３という）で構成されている。
１ｂ、２２ｂのみが示されている。インバータ２１ｂは
Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯ３とい
う＞２１ｂ−１とＮチャネル型ＭＯＳトランジスタ（以
下、ＮＭＯ３という〉２１ｂ−２との相補形ＭＯＳトラ
ンジスタ（以下、０ＭＯ３という）で構成されている。
同様に、インバータ２２ｂも、ＰＭＯ３２２ｂ−１及び
ＮＭＯ３２２ｂ−２からなる０ＭＯ３で構ｌｊ、されて
いる。
ＮＭＯ３２２ｂ−２からなる０ＭＯ３で構ｌｊ、されて
いる。
第４図は第２図の動作を示すタイミングチャートであり
、この図を参照しつつ第２図及び第３図の動作を説明す
る。
、この図を参照しつつ第２図及び第３図の動作を説明す
る。
外部からの装置活性化信号によって本半導体記憶装置が
活性化状態になったときの、外部入力アドレスＡ１．Ａ
２に対する本装置の動作を以下説明する。
活性化状態になったときの、外部入力アドレスＡ１．Ａ
２に対する本装置の動作を以下説明する。
例えば、第１．第２のメモリセルブロック群１０−１．
１０−２のいずれか一方を選択するためのブロック選択
信号φ１．φ、が、選択的に“１ルベル ブロック選択信号φ１が“１ルベルの時は、第１のメモ
リセルブロック群１０−１が、図示しない非選択／選択
手段を介して非選択状態にセットされると共に、第１の
プリデコーダ入力信号群１２−１が、外部入力アドレス
Ａ１，Ａ２の情報に無関係に、ゲート回路２１を介して
“ビルベルにクランプされる。一方、ブロック選択信号
φ。は“日″レベルであるから、第２のメモリセルブロ
ック群１０−２は図示しない非選択／選択手段を介して
選択状態にセットされると共に、第２のプリデコーダ入
力信号群１２−２は、外部入力アドレス八１，Ａ２の情
報に基づいてゲート回路２２を介して゛日″レベルまた
は“ビルベル２値論理をとる。
１０−２のいずれか一方を選択するためのブロック選択
信号φ１．φ、が、選択的に“１ルベル ブロック選択信号φ１が“１ルベルの時は、第１のメモ
リセルブロック群１０−１が、図示しない非選択／選択
手段を介して非選択状態にセットされると共に、第１の
プリデコーダ入力信号群１２−１が、外部入力アドレス
Ａ１，Ａ２の情報に無関係に、ゲート回路２１を介して
“ビルベルにクランプされる。一方、ブロック選択信号
φ。は“日″レベルであるから、第２のメモリセルブロ
ック群１０−２は図示しない非選択／選択手段を介して
選択状態にセットされると共に、第２のプリデコーダ入
力信号群１２−２は、外部入力アドレス八１，Ａ２の情
報に基づいてゲート回路２２を介して゛日″レベルまた
は“ビルベル２値論理をとる。
次に、外部入力アドレスＡ１．Ａ２が“ビルベルと“口
″レベルに変化する時の動作を説明する。
″レベルに変化する時の動作を説明する。
先ず、外部入力アドレスＡ１が“Ｌ″レベル外部入力ア
ドレスＡ２が“口″レベルの時は、その情報がアドレス
バッファ３０−１．３０−２に取込まれて時間的に少し
遅れてアドレスバスＡＢ１、ＡＢ２上に表われ、そのア
ドレスバスＡＢ”ｌ。
ドレスＡ２が“口″レベルの時は、その情報がアドレス
バッファ３０−１．３０−２に取込まれて時間的に少し
遅れてアドレスバスＡＢ１、ＡＢ２上に表われ、そのア
ドレスバスＡＢ”ｌ。
ＡＢ２上のアドレスが各ゲート回路２２を介して送られ
るため、時間的に少し遅れてプリデコーダ入力信号ＡＢ
１Ｒが゛′Ｌ″レベル、ＡＢ２Ｒが“日″レベルとなる
。そのため、プリデコーダ入力信号ＡＢｌＲ側の配線負
荷Ｃ１Ｒは第３図のＮＭＯ３２２ｂ−２を介して゛［ル
ベルに放電され、プリデコーダ入力信号ＡＢ２Ｒ側の配
線負荷Ｃ２Ｒは電源ＶＣＣからＰＭＯ８（２２ｂ−１）
を通して“目パレベルに充電される。
るため、時間的に少し遅れてプリデコーダ入力信号ＡＢ
１Ｒが゛′Ｌ″レベル、ＡＢ２Ｒが“日″レベルとなる
。そのため、プリデコーダ入力信号ＡＢｌＲ側の配線負
荷Ｃ１Ｒは第３図のＮＭＯ３２２ｂ−２を介して゛［ル
ベルに放電され、プリデコーダ入力信号ＡＢ２Ｒ側の配
線負荷Ｃ２Ｒは電源ＶＣＣからＰＭＯ８（２２ｂ−１）
を通して“目パレベルに充電される。
次いで、外部入力アドレスＡ１が″ビレベルから“口″
レベル、外部入力アドレスＡ２が“口″レベルから“Ｌ
ＩＩレベルに変化すると、プリデコーダ入力信号ＡＢ
１Ｒがパビルベルから“′口′”レベル、ＡＢ２Ｒが“
口″レベルから“Ｌ”レベルに変化する。これにより、
配線負荷Ｃ１Ｒは電源ＶｃｃからＰＭＯ８２２ｂ−１を
通して“′口″レベルに充電され、配線負荷Ｃ２ＲはＮ
ＭＯ３（２２ｂ−２＞を通して電源ｖｓｓ （−〇）側
の“′ドルレベルに放電される。
レベル、外部入力アドレスＡ２が“口″レベルから“Ｌ
ＩＩレベルに変化すると、プリデコーダ入力信号ＡＢ
１Ｒがパビルベルから“′口′”レベル、ＡＢ２Ｒが“
口″レベルから“Ｌ”レベルに変化する。これにより、
配線負荷Ｃ１Ｒは電源ＶｃｃからＰＭＯ８２２ｂ−１を
通して“′口″レベルに充電され、配線負荷Ｃ２ＲはＮ
ＭＯ３（２２ｂ−２＞を通して電源ｖｓｓ （−〇）側
の“′ドルレベルに放電される。
以上のように、選択状態にあるプリデコーダ入力信号群
１２−２は、外部入力アドレスＡ１．Ａ２の情報に基づ
いて２値論理をとる。この２値論理は、プリデコーダ１
１ｂでプリレコードされた後、メモリセルアレイ１１ａ
中のデコーダでレコードされて外部入力アドレスＡ１．
Ａ２に対応するメモリが選択される。そして、この選択
されたメモリセルに対して、図示しない書込み／読出し
回路によってデータのアクセスが行なわれる。
１２−２は、外部入力アドレスＡ１．Ａ２の情報に基づ
いて２値論理をとる。この２値論理は、プリデコーダ１
１ｂでプリレコードされた後、メモリセルアレイ１１ａ
中のデコーダでレコードされて外部入力アドレスＡ１．
Ａ２に対応するメモリが選択される。そして、この選択
されたメモリセルに対して、図示しない書込み／読出し
回路によってデータのアクセスが行なわれる。
（発明か解決しようとする課題）
しかしながら、上記構成の半導体記憶装置では、次のよ
うな課題かあった。
うな課題かあった。
従来の半導体記憶装置では、外部入力アドレスＡ１．Ａ
２が“日″レベルから゛Ｌ１１レベル、または“ＬＩＴ
レベルからパロ″レベルに一斉に変化すると、選択状態
にある第２のプリデコーダ入力信号群１２−２の電圧変
化によって生じる電源Ｖｃｃ、ｖｓｓノイズの差が大き
くなるという問題があった。
２が“日″レベルから゛Ｌ１１レベル、または“ＬＩＴ
レベルからパロ″レベルに一斉に変化すると、選択状態
にある第２のプリデコーダ入力信号群１２−２の電圧変
化によって生じる電源Ｖｃｃ、ｖｓｓノイズの差が大き
くなるという問題があった。
即ち、外部入力アドレスＡ１．Ａ２が一斉に″日″レベ
ルから“′ドルレベルに変化したとき（ケース１）、配
線負荷Ｃ１Ｒ，Ｃ２Ｒの充電電荷がインバータ２２ｂを
介して一斉に電源ｙｓｓに放電される。このとき、非選
択状態にある第１のプリデコーダ入力信号群１２−１は
、“Ｌ”レベルにクランプされているので、配線負荷Ｃ
１Ｌ。
ルから“′ドルレベルに変化したとき（ケース１）、配
線負荷Ｃ１Ｒ，Ｃ２Ｒの充電電荷がインバータ２２ｂを
介して一斉に電源ｙｓｓに放電される。このとき、非選
択状態にある第１のプリデコーダ入力信号群１２−１は
、“Ｌ”レベルにクランプされているので、配線負荷Ｃ
１Ｌ。
Ｃ２Ｌは電源Ｖｓｓのデカップリング（ｄｅｃｏｍｐｌ
ｉｎｇ、減結合）キャパシタとして作用し、その作用に
よって前記放電による電源ＶＳＳノイズが緩和される。
ｉｎｇ、減結合）キャパシタとして作用し、その作用に
よって前記放電による電源ＶＳＳノイズが緩和される。
一方、外部人力アドレスＡ１．Ａ２が一斉に゛′Ｌ″レ
ベルから“日″レベルに変化したとき（ケース２〉、配
線負荷Ｃ１Ｒ，Ｃ２Ｒはインバータ２２ｂを介して一斉
に電源ｖＣＣから充電されるため、その充電電流による
電源Ｖｃｃのノイズか生じる。このとき、非選択状態に
ある第１のプリデコーダ人力信号群１２−１は、ケース
１と同様に、“ビルベルにクランプされているので、配
線負荷Ｃ１Ｌ、Ｃ２Ｌは電源ＶＣＣのデカップリングキ
ャパシタとしては作用しない。そのため、ケース１に比
へてケース２のときの電源ＶＣＣノイズが大きくなって
しまう。
ベルから“日″レベルに変化したとき（ケース２〉、配
線負荷Ｃ１Ｒ，Ｃ２Ｒはインバータ２２ｂを介して一斉
に電源ｖＣＣから充電されるため、その充電電流による
電源Ｖｃｃのノイズか生じる。このとき、非選択状態に
ある第１のプリデコーダ人力信号群１２−１は、ケース
１と同様に、“ビルベルにクランプされているので、配
線負荷Ｃ１Ｌ、Ｃ２Ｌは電源ＶＣＣのデカップリングキ
ャパシタとしては作用しない。そのため、ケース１に比
へてケース２のときの電源ＶＣＣノイズが大きくなって
しまう。
半導体記憶装置はメモリ容量の増大に伴って高集積化さ
れ、それによって配線長が長くなる等の理由により、プ
リデコーダ入力信号群の配線負荷が増大する傾向にある
。その上、この配線負荷に供給される電源ｖｃｃ、ｖｓ
ｓは図示しない続出し回路及び書込み回路等にも供給さ
れるので、前記のように電源ノイズが大きくなると、他
の回路動作が安定に動作しなくなったり、応答速度か遅
くなったりする等の問題を生じる。
れ、それによって配線長が長くなる等の理由により、プ
リデコーダ入力信号群の配線負荷が増大する傾向にある
。その上、この配線負荷に供給される電源ｖｃｃ、ｖｓ
ｓは図示しない続出し回路及び書込み回路等にも供給さ
れるので、前記のように電源ノイズが大きくなると、他
の回路動作が安定に動作しなくなったり、応答速度か遅
くなったりする等の問題を生じる。
本発明は前記従来技術か持っていた課題として、高集積
化に伴って電源ノイズが大きくなるという点について解
決した半導体記憶装置を提供するものである。
化に伴って電源ノイズが大きくなるという点について解
決した半導体記憶装置を提供するものである。
（課題を解決するための手段〉
本発明は前記課題を解決するために、プリデコーダ入力
信号群を入力とするプリデコーダを有する複数のメモリ
セルブロックがそれぞれ設けられた分割動作可能な複数
のメモリセルブロック群と前記メモリセルブロック群を
分割動作させるためのブロック選択信号に基づき、前記
各メモリセルブロック群にそれぞれ入力される各プリデ
コーダ入力信号群を選択的に活性化し、該選択されたプ
リデコーダ入力信号群を外部アドレスの情報に従って“
ＨＩＴレベルまたは゛ＬＩＴレベルに設定するプリデコ
ーダ入力信号発生回路とを、備えた半導体記憶装置にお
いて、前記ブロック選択信号に基づき、前記プリデコー
ダ入力信号発生回路による非選択のプリデコーダ入力信
号群に対してそのほぼ半数を“日゛ルベルに、残る半数
を“ビ°レベルにクランプするクランプ手段を、設けた
ものである。
信号群を入力とするプリデコーダを有する複数のメモリ
セルブロックがそれぞれ設けられた分割動作可能な複数
のメモリセルブロック群と前記メモリセルブロック群を
分割動作させるためのブロック選択信号に基づき、前記
各メモリセルブロック群にそれぞれ入力される各プリデ
コーダ入力信号群を選択的に活性化し、該選択されたプ
リデコーダ入力信号群を外部アドレスの情報に従って“
ＨＩＴレベルまたは゛ＬＩＴレベルに設定するプリデコ
ーダ入力信号発生回路とを、備えた半導体記憶装置にお
いて、前記ブロック選択信号に基づき、前記プリデコー
ダ入力信号発生回路による非選択のプリデコーダ入力信
号群に対してそのほぼ半数を“日゛ルベルに、残る半数
を“ビ°レベルにクランプするクランプ手段を、設けた
ものである。
〈作 用〉
本発明によれば、以上のように半導体記憶装置を構成し
たので、プリデコーダ入力信号発生回路は、ブロック選
択信号に基づき各メモリセルブロック群にそれぞれ入力
される各プリデコーダ入力信号群を選択し、それを活性
化して外部アドレスの情報に従ってその選択されたプリ
デコーダ入力信号群を“口″レベルまたは゛Ｌ゛レベル
に設定する。すると、選択されたメモリセルブロック群
中のプリデコーダは、プリデコーダ入力信号群の“口゛
′または゛ビルレベルの２値論理をプリデコードしてメ
モリセルを選択させる。この際、クランプ手段は、非選
択状態のプリデコーダ入力信号群に対してそのほぼ半数
を“口″レベルに、残る半数を“［″レベルにクランプ
するように動く。
たので、プリデコーダ入力信号発生回路は、ブロック選
択信号に基づき各メモリセルブロック群にそれぞれ入力
される各プリデコーダ入力信号群を選択し、それを活性
化して外部アドレスの情報に従ってその選択されたプリ
デコーダ入力信号群を“口″レベルまたは゛Ｌ゛レベル
に設定する。すると、選択されたメモリセルブロック群
中のプリデコーダは、プリデコーダ入力信号群の“口゛
′または゛ビルレベルの２値論理をプリデコードしてメ
モリセルを選択させる。この際、クランプ手段は、非選
択状態のプリデコーダ入力信号群に対してそのほぼ半数
を“口″レベルに、残る半数を“［″レベルにクランプ
するように動く。
これにより、非選択状態のプリデコーダ入力信号群側に
存在する配線負荷は、電源変動を抑制するデカップリン
グキャパシタとして動作し、電源ノイズを低減する。従
って、前記課題を解決できるのである。
存在する配線負荷は、電源変動を抑制するデカップリン
グキャパシタとして動作し、電源ノイズを低減する。従
って、前記課題を解決できるのである。
（実施例）
第１図は、本発明の実施例を示す半導体記憶装置の要部
の構成ブロック図であり、従来の第２図中の要素と同一
の要素には同一の符号が付されている。なお、この第１
図では、従来と同様に、複数ビットのアドレスのうち、
説明を簡単にするために省略して２つのアドレス系のみ
が示されている。
の構成ブロック図であり、従来の第２図中の要素と同一
の要素には同一の符号が付されている。なお、この第１
図では、従来と同様に、複数ビットのアドレスのうち、
説明を簡単にするために省略して２つのアドレス系のみ
が示されている。
この半導体記憶装置が従来の第２図のものと異なる点は
、プリデコーダ入力信号発生回路４０に、クランプ手段
を設ける等して他の回路構成にした点であり、その他の
点は従来の第２図と同一である。
、プリデコーダ入力信号発生回路４０に、クランプ手段
を設ける等して他の回路構成にした点であり、その他の
点は従来の第２図と同一である。
プリデコーダ入力信号発生回路４０は、ブロック選択信
号φＤ、φ１によってオン／オフ制御されるトランスミ
ッションゲート４１−１．４１−２．４２−１．４２−
２と、クランプ手段であるレベルクランプトランジスタ
４３−１．４３−２゜４４〜１．４４−２と、２段のイ
ンバータからなる信号増幅用のリピータ４５−１．４５
−２．４６−１．４６−２と、反転信号生成用のインバ
ータ４７−１．４７−２とで構成されている。
号φＤ、φ１によってオン／オフ制御されるトランスミ
ッションゲート４１−１．４１−２．４２−１．４２−
２と、クランプ手段であるレベルクランプトランジスタ
４３−１．４３−２゜４４〜１．４４−２と、２段のイ
ンバータからなる信号増幅用のリピータ４５−１．４５
−２．４６−１．４６−２と、反転信号生成用のインバ
ータ４７−１．４７−２とで構成されている。
トランスミッションゲート４１−１．４１−２゜４２−
１．４２−２の各ソースには、アドレスバスＡＢ１．Ａ
Ｂ２がそれぞれ接続され、ざらに各トレインには、レベ
ルクランプトランジスタ４３−１．４３−２．４４−１
．４４−２が接続されると共に、リピータ４５−１．４
５−２．４６−１．４６−２を介して第１．第２のプリ
デコーダ入力信号群１２−１．１２−２がそれぞれ接続
されている。ここで、リピータ４５−１は２個の縦続接
続されたインバータ４５ａ、４５ｂで構成され、同じく
リピータ４６−１は２個の縦続接続されたインバータ４
６ａ、４６ｂで構成されている。
１．４２−２の各ソースには、アドレスバスＡＢ１．Ａ
Ｂ２がそれぞれ接続され、ざらに各トレインには、レベ
ルクランプトランジスタ４３−１．４３−２．４４−１
．４４−２が接続されると共に、リピータ４５−１．４
５−２．４６−１．４６−２を介して第１．第２のプリ
デコーダ入力信号群１２−１．１２−２がそれぞれ接続
されている。ここで、リピータ４５−１は２個の縦続接
続されたインバータ４５ａ、４５ｂで構成され、同じく
リピータ４６−１は２個の縦続接続されたインバータ４
６ａ、４６ｂで構成されている。
第５図は、第１図のプリデコーダ入力信号ＡＢ１Ｌ側の
配線負荷０１Ｌ及びプリデコーダ入力信号ＡＢｌＲ側の
配線負荷Ｃ１Ｒ付〜近の要部回路図である。
配線負荷０１Ｌ及びプリデコーダ入力信号ＡＢｌＲ側の
配線負荷Ｃ１Ｒ付〜近の要部回路図である。
この図において、インバータ４５ｂＧ、ｔＰＭＯ３４５
ｂ−１及びＮＭＯ３４５ｂ−２からなるＣＭＯ３で構成
され、同じくインバータ４６ｂはＰＭＯ３４６ｂ−１及
びＮＭＯ３４６ｂ−２からなる０ＭＯ３で構成されてい
る。
ｂ−１及びＮＭＯ３４５ｂ−２からなるＣＭＯ３で構成
され、同じくインバータ４６ｂはＰＭＯ３４６ｂ−１及
びＮＭＯ３４６ｂ−２からなる０ＭＯ３で構成されてい
る。
第６図は第１図の動作を示すタイミングチャートであり
、この図を参照しつつ第１図及び第５図の動作を説明す
る。
、この図を参照しつつ第１図及び第５図の動作を説明す
る。
ここでは、ブロック選択信号φ１が゛Ｌ？＋レベル、φ
、が“目′°レベルの時を例にとって動作説明を行なう
。
、が“目′°レベルの時を例にとって動作説明を行なう
。
先ず、ブロック選択信号φ１が゛ビルレベルの時は、図
示しない非選択／選択手段を介して第１のメモリセルブ
ロック群１０−１が非選択状態にセットされると共に、
第１のプリデコーダ入力信号群１２−１は、外部入力ア
ドレスＡ１．Ａ２の情報に無関係に゛ロ゛ルベルと゛Ｌ
ｔ！レベルにクランプされる。即ち、トランスミッショ
ンゲート４１−１．４１−２は、ブロック選択信号φ１
が“ドレベルの時にオフ状態であるので、プリデコーダ
入力信号ＡＢ１Ｌかレベルクランプトランジスタ４３−
１によりリピータ４５−１を介して″“口″レベルにク
ランプされ、プリデコーダ入力信号Ａ３２Ｌはレベルク
ランプトランジスタ４３２によりリピータ４５−２を介
して゛ビルレベルにクランプされる。
示しない非選択／選択手段を介して第１のメモリセルブ
ロック群１０−１が非選択状態にセットされると共に、
第１のプリデコーダ入力信号群１２−１は、外部入力ア
ドレスＡ１．Ａ２の情報に無関係に゛ロ゛ルベルと゛Ｌ
ｔ！レベルにクランプされる。即ち、トランスミッショ
ンゲート４１−１．４１−２は、ブロック選択信号φ１
が“ドレベルの時にオフ状態であるので、プリデコーダ
入力信号ＡＢ１Ｌかレベルクランプトランジスタ４３−
１によりリピータ４５−１を介して″“口″レベルにク
ランプされ、プリデコーダ入力信号Ａ３２Ｌはレベルク
ランプトランジスタ４３２によりリピータ４５−２を介
して゛ビルレベルにクランプされる。
一方、ブロック選択信号φ、は“目″レベルであるから
、第２のメモリセルブロック群１０−２は、図示しない
非選択／選択手段を介して選択状態にセットされると共
に、第２のプリデコーダ入力信号群１２−２は、外部入
力アドレスＡ１．Ａ２の情報に基づいて“口″レベルと
゛ＬＦルベルの２値論理をとる。即ち、トランスミッシ
ョンゲート４２’−１，４２−２は、ブロック選択信号
φ１が“′口″レベルの時はオン状態、レベルクランプ
トランジスタ４４−１．４４−２はオフ状態であるので
、外部入力アドレス八１．Ａ２の２値論理はアドレスバ
ッファ３０−１．３０−２、アドレスバスＡＢ１．ＡＢ
２、トランスミッションゲート４２−１．４２−２、及
びリピータ４６−１゜４６−２を介して所定時間遅れて
プリデコーダ入力信号ＡＢ１Ｒ，ＡＢ２Ｒとして伝達さ
れる。
、第２のメモリセルブロック群１０−２は、図示しない
非選択／選択手段を介して選択状態にセットされると共
に、第２のプリデコーダ入力信号群１２−２は、外部入
力アドレスＡ１．Ａ２の情報に基づいて“口″レベルと
゛ＬＦルベルの２値論理をとる。即ち、トランスミッシ
ョンゲート４２’−１，４２−２は、ブロック選択信号
φ１が“′口″レベルの時はオン状態、レベルクランプ
トランジスタ４４−１．４４−２はオフ状態であるので
、外部入力アドレス八１．Ａ２の２値論理はアドレスバ
ッファ３０−１．３０−２、アドレスバスＡＢ１．ＡＢ
２、トランスミッションゲート４２−１．４２−２、及
びリピータ４６−１゜４６−２を介して所定時間遅れて
プリデコーダ入力信号ＡＢ１Ｒ，ＡＢ２Ｒとして伝達さ
れる。
次に、外部入力アドレスＡ１．Ａ２が゛′Ｌ′ルベルか
ら一斉に゛目パレベルに変化するときの動作を説明する
。
ら一斉に゛目パレベルに変化するときの動作を説明する
。
先ず、外部入力アドレスＡｌ、Ａ２が“Ｌ”レベルの時
は、アドレスバッファ３０−１．３０−２を介して所定
時間遅れてアドレスバスＡＢ１゜ＡＢ２も“Ｌ”レベル
となり、さらに少し遅れてプリデコーダ入力信号ＡＢ１
Ｒ，ＡＢ２Ｒが共に“Ｌ ＩＩレベルになる。そのため
、プリデコーダ入力信ＱＡＢ１Ｒ，ＡＢ２Ｒ側ノ配線負
荷Ｃ１Ｒ。
は、アドレスバッファ３０−１．３０−２を介して所定
時間遅れてアドレスバスＡＢ１゜ＡＢ２も“Ｌ”レベル
となり、さらに少し遅れてプリデコーダ入力信号ＡＢ１
Ｒ，ＡＢ２Ｒが共に“Ｌ ＩＩレベルになる。そのため
、プリデコーダ入力信ＱＡＢ１Ｒ，ＡＢ２Ｒ側ノ配線負
荷Ｃ１Ｒ。
Ｃ２Ｒは、リピータ４６−１．４６−２におけるインバ
ータ中のＮＭＯ３（４６ｂ−２）を介して電源Ｖｓｓレ
ベルに放電される。
ータ中のＮＭＯ３（４６ｂ−２）を介して電源Ｖｓｓレ
ベルに放電される。
外部入力アドレスＡ１．Ａ２が“Ｌ゛ルベルら″目パレ
ベルに変化すると、一定時間違れてアドレスバスＡＢ１
．ＡＢ２も“目パレベルに変化し、ざらに所定時間遅れ
てプリデコーダ入力信号ＡＢ１Ｒ，ＡＢ２Ｒも共に“ド
ルベル レベルに変化する。これにより、配線負荷Ｃ１Ｒ。
ベルに変化すると、一定時間違れてアドレスバスＡＢ１
．ＡＢ２も“目パレベルに変化し、ざらに所定時間遅れ
てプリデコーダ入力信号ＡＢ１Ｒ，ＡＢ２Ｒも共に“ド
ルベル レベルに変化する。これにより、配線負荷Ｃ１Ｒ。
Ｃ２Ｒは、リピータ４６−１．４６−２におけるインバ
ータ中のＰＭＯＳ （４６ｂ−１ ）を介して電源Ｖｃ
ｃ側のパロ″レベルに充電される。このときの充電電流
は、電源ｖｃＣが供給源なので、その電源Ｖｃｃのノイ
ズを発生させることになる。
ータ中のＰＭＯＳ （４６ｂ−１ ）を介して電源Ｖｃ
ｃ側のパロ″レベルに充電される。このときの充電電流
は、電源ｖｃＣが供給源なので、その電源Ｖｃｃのノイ
ズを発生させることになる。
しかし、非選択状態にあるプリデコーダ入力信号ＡＢｌ
Ｌ側の配線負荷ＣＩＬがインバータ４５ｂ中のＰＭＯＳ
４５ｂ−１を介して電源ＶＣＣ側の“■″レベル充電さ
れているので、この配線負荷０１Ｌか前記型ＷＡｖＣＣ
のデカップリングキャパシタとして作用し、前記充電電
流による電源ＶＣＣノイズを緩和するように働く。
Ｌ側の配線負荷ＣＩＬがインバータ４５ｂ中のＰＭＯＳ
４５ｂ−１を介して電源ＶＣＣ側の“■″レベル充電さ
れているので、この配線負荷０１Ｌか前記型ＷＡｖＣＣ
のデカップリングキャパシタとして作用し、前記充電電
流による電源ＶＣＣノイズを緩和するように働く。
次に、外部入力アドレスＡ１，Ａ２が“日″レベルから
“′ビルレベルに変化するときは、プリデコーダ入力信
号ＡＢ１Ｒ，ＡＢ２Ｒが“日″レベルから“Ｌｌ＋レベ
ルに変化し、配線負荷Ｃ１Ｒ。
“′ビルレベルに変化するときは、プリデコーダ入力信
号ＡＢ１Ｒ，ＡＢ２Ｒが“日″レベルから“Ｌｌ＋レベ
ルに変化し、配線負荷Ｃ１Ｒ。
Ｃ２Ｒが電源Ｖｓｓ側の“ビルベルに放電される。この
ときの放電電流は、電源ＶＳＳが放電光なので、その電
源ＶＳＳのノイズを発生させることになる。しかし、非
選択状態にあるプリデコーダ入力信号ＡＢ２Ｌ側の配線
負荷０２Ｌかりピータ４５−２中のインバータを介して
電源Ｖｓｓ側の゛ビレベルに放電されているので、この
配線負荷Ｃ２Ｌが前記電源ＶＳＳのデカップリングキャ
パシタとして作用し、前記放電電流による電源ｙｓｓノ
イズを緩和するように働く。
ときの放電電流は、電源ＶＳＳが放電光なので、その電
源ＶＳＳのノイズを発生させることになる。しかし、非
選択状態にあるプリデコーダ入力信号ＡＢ２Ｌ側の配線
負荷０２Ｌかりピータ４５−２中のインバータを介して
電源Ｖｓｓ側の゛ビレベルに放電されているので、この
配線負荷Ｃ２Ｌが前記電源ＶＳＳのデカップリングキャ
パシタとして作用し、前記放電電流による電源ｙｓｓノ
イズを緩和するように働く。
本実施例では、レベルクランプトランジスタ４３−１．
４３−２により、非選択状態にある第１のプリデコーダ
入力信号群１２−１のうちの半数（ＡＢＩＬ＞をＤＣ的
に゛日″レベル、残る半数（Ａ８２Ｌ）をＤＣ的に“Ｌ
ｅｔレベルにクランプするので、第１のプリデコーダ入
力信号群１２−１の各配線負荷ＣＩＬ、Ｃ２Ｌが電源Ｖ
ＣＣ，ｖＳＳのデカップリングキャパシタとして作用す
る。
４３−２により、非選択状態にある第１のプリデコーダ
入力信号群１２−１のうちの半数（ＡＢＩＬ＞をＤＣ的
に゛日″レベル、残る半数（Ａ８２Ｌ）をＤＣ的に“Ｌ
ｅｔレベルにクランプするので、第１のプリデコーダ入
力信号群１２−１の各配線負荷ＣＩＬ、Ｃ２Ｌが電源Ｖ
ＣＣ，ｖＳＳのデカップリングキャパシタとして作用す
る。
そのため、選択状態にある第２のプリデコーダ入力信号
群１２−２側の各配線負荷Ｃ１Ｒ，Ｃ２Ｒの充放糟電流
による電源ｖｃｃ、ｖｓｓノイズを小さくすることがで
きる。そのため、半導体記憶装置全体としてのパフォー
マンス（安定動作、応答速度等〉を向上できる。
群１２−２側の各配線負荷Ｃ１Ｒ，Ｃ２Ｒの充放糟電流
による電源ｖｃｃ、ｖｓｓノイズを小さくすることがで
きる。そのため、半導体記憶装置全体としてのパフォー
マンス（安定動作、応答速度等〉を向上できる。
第７図は、本発明の他の実施例を示すもので、プリデコ
ーダ入力信号発生回路４０Ａの回路図である。
ーダ入力信号発生回路４０Ａの回路図である。
この実施例では、２段の２人力ＮＡＮＤゲート４８ａ、
４８ｂからなるゲート回路４８−１．４８−２．４８−
３．４８−４を用いてプリデコーダ入力信号発生回路４
０Ａを構成することにより、第１図のプリデコーダ入力
信号発生回路４０と同様の機能を持たせている。
４８ｂからなるゲート回路４８−１．４８−２．４８−
３．４８−４を用いてプリデコーダ入力信号発生回路４
０Ａを構成することにより、第１図のプリデコーダ入力
信号発生回路４０と同様の機能を持たせている。
即ち、例えばゲート回路４８−１において、ブロック選
択信号φＤが“ビルベルのとき、ＮＡＮＤゲート４８ａ
、４８ｂが共にオフ状態となってアドレスバスＡＢ１．
ＡＢ２の信号とは無関係にプリデコーダ入力信号ＡＢＩ
Ｌが“Ｈ”レベルにクランプされる。一方、ブロック選
択信号φｇが４１０″レベルの時、ＮＡＮＤゲート４８
ａ、４８ｂがオン状態となってアドレスバスＡＢ１．Ａ
Ｂ２の信号が所定時間遅れてそのままプリデコーダ入力
信号Ａ３１Ｌの形で伝達される。ここで、ＮＡＮＤゲー
ト４８ａ及び４８ｂは、信号選択機能を有すると共にク
ランプ機能も有しており、これにより、回路構成のより
簡単化が図れる。
択信号φＤが“ビルベルのとき、ＮＡＮＤゲート４８ａ
、４８ｂが共にオフ状態となってアドレスバスＡＢ１．
ＡＢ２の信号とは無関係にプリデコーダ入力信号ＡＢＩ
Ｌが“Ｈ”レベルにクランプされる。一方、ブロック選
択信号φｇが４１０″レベルの時、ＮＡＮＤゲート４８
ａ、４８ｂがオン状態となってアドレスバスＡＢ１．Ａ
Ｂ２の信号が所定時間遅れてそのままプリデコーダ入力
信号Ａ３１Ｌの形で伝達される。ここで、ＮＡＮＤゲー
ト４８ａ及び４８ｂは、信号選択機能を有すると共にク
ランプ機能も有しており、これにより、回路構成のより
簡単化が図れる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
が可能である。その変形例としては、例えば次のような
ものがある。
（ａ） 上記実施例では、例えばブロック選択信号φ
１が“ビレベルの時は第１のメモリセルブロック群１０
−１が図示しない非選択／選択手段を介して非選択状態
にセットされるようになっているが、この非選択状態に
セットする構成は、ブロック選択信号φｐに基づきメモ
リセルブロック１１と図示しない入出力データパスとの
間のスイッチ回路をオフ状態にする等、種々の方法が採
用できる。ここで、非選択／選択手段によって第１のメ
モリセルブロック群１０−１を非選択状態にセットする
のは、消費電力の低減や、あるいはノイズの低減、ざら
には安定動作の向上等の点において望ましいからである
。
１が“ビレベルの時は第１のメモリセルブロック群１０
−１が図示しない非選択／選択手段を介して非選択状態
にセットされるようになっているが、この非選択状態に
セットする構成は、ブロック選択信号φｐに基づきメモ
リセルブロック１１と図示しない入出力データパスとの
間のスイッチ回路をオフ状態にする等、種々の方法が採
用できる。ここで、非選択／選択手段によって第１のメ
モリセルブロック群１０−１を非選択状態にセットする
のは、消費電力の低減や、あるいはノイズの低減、ざら
には安定動作の向上等の点において望ましいからである
。
なお、第１図では第１と第２のメモリセルブロック群１
０−１と１０−２を分割動作させる構成になっているが
、このメモリセルブロック群１０−１．１０−２を他の
数〈２ｎ〉に増やし、それに対応してブロック選択信号
φｐ、φ６の数も増加する構成にすることも可能である
。ざらに、外部入力アドレスＡＩ、Ａ２は第１図では２
個示されているが、これは通常は複数の任意の数だけ備
え、それに応じてプリデコーダ入力信号ＡＢ１Ｌ。
０−１と１０−２を分割動作させる構成になっているが
、このメモリセルブロック群１０−１．１０−２を他の
数〈２ｎ〉に増やし、それに対応してブロック選択信号
φｐ、φ６の数も増加する構成にすることも可能である
。ざらに、外部入力アドレスＡＩ、Ａ２は第１図では２
個示されているが、これは通常は複数の任意の数だけ備
え、それに応じてプリデコーダ入力信号ＡＢ１Ｌ。
Ａ３２Ｌ、ＡＢｌＲ，ＡＢ２Ｒの数及びメモリセルブロ
ック１１の数も２ｆｌｌよりも多くの数が設けられるこ
とになる。
ック１１の数も２ｆｌｌよりも多くの数が設けられるこ
とになる。
（ｂ） 上記実施例において、プリデコーダ入力信号
群１２−１．１２−２が奇数本（２ｎ＋１本〉のときは
、はぼ半数にあたるｎ本またはｎ＋１本をＤＣ的に゛ロ
バレベル、残るｎ本またはｎ＋１本をＤＣ的に“Ｌパレ
ベルにクランプすれば、上記実施例とほぼ同様の利点が
得られる。
群１２−１．１２−２が奇数本（２ｎ＋１本〉のときは
、はぼ半数にあたるｎ本またはｎ＋１本をＤＣ的に゛ロ
バレベル、残るｎ本またはｎ＋１本をＤＣ的に“Ｌパレ
ベルにクランプすれば、上記実施例とほぼ同様の利点が
得られる。
（Ｃ） 第１図及び第７図のプリデコーダ入力信号発
生回路４０．４０Ａは、図示以外の回路で構成したり、
ざらにその中に設けられるクランプ手段を他のゲート回
路やスイッチ等で構成する等の変形も可能である。
生回路４０．４０Ａは、図示以外の回路で構成したり、
ざらにその中に設けられるクランプ手段を他のゲート回
路やスイッチ等で構成する等の変形も可能である。
（ｄ） 第１図のリピータ４５−１．４５−２゜４６
−１．４６−２は、大きな負荷を駆動するための手段で
あるが、これを単に１段のインバータや、あるいはバッ
ファ等の他の回路で構成してもよい。
−１．４６−２は、大きな負荷を駆動するための手段で
あるが、これを単に１段のインバータや、あるいはバッ
ファ等の他の回路で構成してもよい。
（発明の効果）
以上詳細に説明したように、本発明によれば、クランプ
手段を用いて、非選択状態のプリデコーダ入力信号群の
レベルを、その信号群中の半数をＤＣ的に“口″レベル
、残る半数をＤＣ的に“ビレベルにクランプする構成に
したので、非選択状態側のプリデコーダ入力信号群側の
配線負荷が電源に対するデカップリングキャパシタとし
て作用する。この作用により、選択状態にあるプリデコ
ーダ入力信号群側の各配線負荷の充放電電流による電源
ノイズを小さくすることが可能となる。従って、半導体
記憶装置全体としての安定動作や応答速度等のパフォー
マンスを著しく向上させることができる。
手段を用いて、非選択状態のプリデコーダ入力信号群の
レベルを、その信号群中の半数をＤＣ的に“口″レベル
、残る半数をＤＣ的に“ビレベルにクランプする構成に
したので、非選択状態側のプリデコーダ入力信号群側の
配線負荷が電源に対するデカップリングキャパシタとし
て作用する。この作用により、選択状態にあるプリデコ
ーダ入力信号群側の各配線負荷の充放電電流による電源
ノイズを小さくすることが可能となる。従って、半導体
記憶装置全体としての安定動作や応答速度等のパフォー
マンスを著しく向上させることができる。
第１図は本発明の実施例を示す半導体記憶装置の要部の
構成ブロック図、第２図は従来の半導体記憶装置の要部
の構成ブロック図、第３図は第２図の要部の回路図、第
４図は第２図のタイミングチャート、第５図は第１図の
要部の回路図、第６図は第１図のタイミングチャート、
第７図は本発明の他の実施例を示すプリデコーダ入力信
号発生回路の回路図である。 １０−１．１０−２・・・・・・第１．第２のメモリセ
ルブロック群、１１・・・・・・メモリセルブロック、
１１ａ・・・・・・メモリセルアレイ、１１ｂ・・・・
・・プリデコーダ、１２−１．１２−２・・・・・・第
１．第２のプリデコーダ入力信号群、３０−’１．３０
−２・・・・・・アドレスバッファ、４０．４０Ａ・・
・・・・プリデコーダ入力信号発生回路、４１−１．４
１−２．４２−１．４２−２・・・・・・トランスミッ
ションゲート、４３−１．４３−２．４４−１．４４−
２・・・・・・レベルクランプトランジスタ、４８−１
．４８−２゜４８−３．４８−４・・・・・・ゲート回
路、Ｃ１Ｌ、Ｃ２Ｌ、Ｃ１Ｒ，Ｃ２Ｒ・・・・・・配線
負荷、φｐ、φ。 ・・・・・・ブロック選択信号。
構成ブロック図、第２図は従来の半導体記憶装置の要部
の構成ブロック図、第３図は第２図の要部の回路図、第
４図は第２図のタイミングチャート、第５図は第１図の
要部の回路図、第６図は第１図のタイミングチャート、
第７図は本発明の他の実施例を示すプリデコーダ入力信
号発生回路の回路図である。 １０−１．１０−２・・・・・・第１．第２のメモリセ
ルブロック群、１１・・・・・・メモリセルブロック、
１１ａ・・・・・・メモリセルアレイ、１１ｂ・・・・
・・プリデコーダ、１２−１．１２−２・・・・・・第
１．第２のプリデコーダ入力信号群、３０−’１．３０
−２・・・・・・アドレスバッファ、４０．４０Ａ・・
・・・・プリデコーダ入力信号発生回路、４１−１．４
１−２．４２−１．４２−２・・・・・・トランスミッ
ションゲート、４３−１．４３−２．４４−１．４４−
２・・・・・・レベルクランプトランジスタ、４８−１
．４８−２゜４８−３．４８−４・・・・・・ゲート回
路、Ｃ１Ｌ、Ｃ２Ｌ、Ｃ１Ｒ，Ｃ２Ｒ・・・・・・配線
負荷、φｐ、φ。 ・・・・・・ブロック選択信号。
Claims (1)
- 【特許請求の範囲】 プリデコーダ入力信号群を入力とするプリデコーダを有
する複数のメモリセルブロックがそれぞれ設けられた分
割動作可能な複数のメモリセルブロック群と、 前記メモリセルブロック群を分割動作させるためのブロ
ック選択信号に基づき、前記各メモリセルブロック群に
それぞれ入力される各プリデコーダ入力信号群を選択的
に活性化し、該選択されたプリデコーダ入力信号群を外
部アドレスの情報に従つて“Ｈ”レベルまたは“Ｌ”レ
ベルに設定するプリデコーダ入力信号発生回路とを、備
えた半導体記憶装置において、 前記ブロック選択信号に基づき、前記プリデコーダ入力
信号発生回路による非選択のプリデコーダ入力信号群に
対してそのほぼ半数を“Ｈ”レベルに、残る半数を“Ｌ
”レベルにクランプするクランプ手段を、 設けたことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018254A JP2875321B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体記憶装置 |
| KR1019910000615A KR910014945A (ko) | 1990-01-29 | 1991-01-16 | 반도체기억장치 |
| EP91101165A EP0440176B1 (en) | 1990-01-29 | 1991-01-29 | Semiconductor memory device |
| US07/647,589 US5237536A (en) | 1990-01-29 | 1991-01-29 | Semiconductor memory device having split operation and capable of reducing power supply noise |
| DE69125734T DE69125734T2 (de) | 1990-01-29 | 1991-01-29 | Halbleiterspeicheranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018254A JP2875321B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222183A true JPH03222183A (ja) | 1991-10-01 |
| JP2875321B2 JP2875321B2 (ja) | 1999-03-31 |
Family
ID=11966545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018254A Expired - Fee Related JP2875321B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5237536A (ja) |
| EP (1) | EP0440176B1 (ja) |
| JP (1) | JP2875321B2 (ja) |
| KR (1) | KR910014945A (ja) |
| DE (1) | DE69125734T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3108505B2 (ja) * | 1992-03-13 | 2000-11-13 | 沖電気工業株式会社 | デコーダ回路 |
| US5287527A (en) * | 1992-12-28 | 1994-02-15 | International Business Machines Corporation | Logical signal output drivers for integrated circuit interconnection |
| KR0120592B1 (ko) * | 1994-09-09 | 1997-10-20 | 김주용 | 신호 변환 장치를 갖고 있는 어드레스 입력버퍼 |
| US5513135A (en) * | 1994-12-02 | 1996-04-30 | International Business Machines Corporation | Synchronous memory packaged in single/dual in-line memory module and method of fabrication |
| US5699315A (en) * | 1995-03-24 | 1997-12-16 | Texas Instruments Incorporated | Data processing with energy-efficient, multi-divided module memory architectures |
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