JPH03220680A - 画像信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、画像信号処理回路、特にマルチポートメモ
リを用いた画像信号処理回路に関する。

〔発明の概要］ 請求項（１）の発明は、画像信号処理回路に於いて、演
算回路の接続を設定するために、複数の系統の入出力ポ
ートを有し任意の書込みアドレス、読出しアドレスを設
定し得るマルチポートメモリを備え、マルチポートメモ
リの書込みアドレスと読出しアドレスを同一のアドレス
値としたことにより、汎用性が高く冗長度の低いアーキ
テクチャを実現でき、レジスタとして使用できるように
したものである。

請求項（２）の発明は、画像信号処理回路に於いて、演
算回路の接続を設定するために、複数の系統の入出力ポ
ートを有し任意の書込みアドレス、読出しアドレスを設
定し得るマルチポートメモリを備え、マルチポートメモ
リに第１のアドレスを設定すると共に、第１のアドレス
から所定のアドレス間隔、離れた第２のアドレスを設定
し、第１のアドレス及び第２のアドレスで規定されるア
ドレス領域内に、演算回路と対応する書込みアドレス及
び／または読出しアドレスを設定し、書込みアドレス及
び／または読出しアドレスのアドレス間隔を所定の値に
固定した状態で、第１及び第２のアドレス間で、書込み
アドレス及び／または読出しアドレスを巡回させること
により、汎用性が高く冗長度の低いアーキテクチャを実
現でき、レジスタ或いは遅延回路として使用できるよう
にしたものである。

請求項（３）の発明は、画像信号処理回路に於いて、演
算回路の接続を設定するために、複数の系統の入出力ポ
ートを有し任意の書込みアドレス、読出しアドレスを設
定し得るマルチポートメモリを備え、マルチポートメモ
リに第１のアドレスを設定すると共に、第１のアドレス
から所定のアドレス間隔、離れた第２のアドレスを設定
し、第１のアドレス及び第２のアドレスで規定されるア
ドレス領域内に、演算回路と対応する書込みアドレス及
び／または読出しアドレスを設定し、書込みアドレス及
び／または読出しアドレスのアドレス間隔を可変にする
と共に、読出しアドレス及び／または書込みアドレスの
一方が他方を、追い越さないようにした状態で、第１及
び第２のアドレス間にて書込みアドレス及び／または読
出しアドレスを巡回させることにより、汎用性が高く冗
長度の低いアーキテクチャを実現でき、バッファメモリ
として使用できるようにしたものである。

請求項（４）の発明は、画像信号処理回路に於いて、演
算回路の接続を設定するために、複数の系統の入出力ボ
ートを有し任意の書込みアドレス、読出しアドレスを設
定し得るマルチポートメモリを備え、マルチポートメモ
リに第１のアドレスを設定すると共に、第１のアドレス
から所定のアドレス間隔、離れた第２のアドレスを設定
し、第１のアドレス及び第２のアドレスで規定されるア
ドレス領域内のデータを繰り返して読出すことにより、
汎用性が高く冗長度の低いアーキテクチャを実現でき、
パターン発生回路として使用できるようにしたものであ
る。

〔従来の技術〕

画像用プロセッサは基本的には１台のプロセッサを多数
のプロセッサエレメント（以下、ＰＥと略記する。尚、
このＰＥは、例えば、デジタル演算回路を意味している
。）の並列化で実現している。そして、画像用プロセッ
サのアーキテクチャには、第１４図に示されるシストリ
ックアレイ方式、或いは第１５図に示されるクロスバ−
スイッチ方式を始めとして各種のものがある。

シストリックアレイ方式の場合には、多数のＰＥを第１
４図に示されるように配列し、隣接するＰＥ間を接続す
る形態で通信を行うもので、このような従来技術が特開
昭５６−１２３０６９号公報に開示されている。

また、クロスバ−スイッチ方式の場合には、第１５図に
示されるように、入力ＩＮＩ〜ＩＮ４、ＰＥ８１〜８４
の出力ＯＵＴ　１〜ＯＵＴ　４をＰＥ８１〜８４の夫々
の入力とマトリックス状に交差させ、この交点をスイッ
チとし、このスイッチの切り替えによって、ＰＥ８１〜
８４間の接続を変化させ、画像用プロセッサの内部の構
造を可変にするものである。

〔発明が解決しようとする課題〕

上述のクロスバ−スイッチ方式の画像用プロセッサのア
ーキテクチャでは、プロセッサ間、或いはプロセッサ人
力間での遅延合わせのために、各ＰＥ８１〜８４内にメ
モリが必要である。また、ＰＥ８１〜８４内には係数、
定数などの固定的なデータを記憶するためのメモリも必
要である。

通常、ＰＥ８１〜８４相互の間では、自分以外の他のＰ
Ｒのメモリの内容を直接、アクセスすることはしないた
め、並列処理の場合、各ＰＥ８１〜８４内に設けられて
いるメモリには、同一データを重複して記憶することが
必要になる。

また、ＰＥ８１〜８４内に設けられているメモリのメモ
リサイズは、通常、ＰＥ８１〜８４が画一的に作られる
ため、夫々のメモリが異なる容量を必要とする場合に、
想定される上限のサイズのメモリを持つことになる。従
って、ＰＥ８１〜８４のメモリの容量は、全体としては
、必ず冗長なサイズとなり、必ずどこかに未使用の記憶
領域が残るものである。

このように、従来技術では、プロセッサの構造を可変に
でき、仕様の柔軟性、汎用性を確保できる反面、メモリ
の使い方に無駄が多く、回路の冗長度が高くなるという
問題点があった。−船釣に、汎用性と冗長性とは相反す
る性質であるが、汎用性が高く冗長度の低いアーキテク
チャが良いことは勿論であり、このようなアーキテクチ
ャが望まれていた。

従って、この発明の目的は、汎用性が高く冗長度の低い
アーキテクチャを実現しうる画像信号処理回路を提供す
ることにある。

〔課題を解決するための手段〕

請求項（１）の発明は、複数の演算回路の接続を任意に
設定し得る画像信号処理回路に於いて、演算回路の接続
を設定するために、複数の系統の入出力ポートを有し任
意の書込みアドレス、読出しアドレスを設定し得るマル
チポートメモリを備え、マルチポートメモリの書込みア
ドレスと読出しアドレスを同一のアドレス値とした構成
とされている。

請求項（２）の発明は、複数の演算回路の接続を任意に
設定し得る画像信号処理回路に於いて、演算回路の接続
を設定するために、複数の系統の入出力ポートを有し任
意の書込みアドレス、読出しアドレスを設定し得るマル
チポートメモリを備え、マルチポートメモリに第１のア
ドレスを設定すると共に、第１のアドレスから所定のア
ドレス間隔、離れた第２のアドレスを設定し、第１のア
ドレス及び第２のアドレスで規定されるアドレス領域内
に、演算回路と対応する書込みアドレス及び／ま０ たは読出しアドレスを設定し、書込みアドレス及び／ま
たは読出しアドレスのアドレス間隔を所定の値に固定し
た状態で、第１及び第２のアドレス間で、書込みアドレ
ス及び／または読出しアドレスを巡回させる構成とされ
ている。

請求項（３）の発明は、複数の演算回路の接続を任意に
設定し得る画像信号処理回路に於いて、演算回路の接続
を設定するために、複数の系統の入出力ポートを有し任
意の書込みアドレス、読出しアドレスを設定し得るマル
チポートメモリを備え、マルチポートメモリに第１のア
ドレスを設定すると共に、第１のアドレスから所定のア
ドレス間隔、離れた第２のアドレスを設定し、第１のア
ドレス及び第２のアドレスで規定されるアドレス領域内
に、演算回路と対応する書込みアドレス及び／または読
出しアドレスを設定し、書込みアドレス及び／または読
出しアドレスのアドレス間隔を可変にすると共に、読出
しアドレス及び／または書込みアドレスの一方が他方を
、追い越さないようにした状態で、第１及び第２のアド
レス間にて書込１ みアドレス及び／または読出しアドレスを巡回させる構
成とされている。

請求項（４）の発明は、複数の演算回路の接続を任意に
設定し得る画像信号処理回路に於いて、演算回路の接続
を設定するために、複数の系統の入出力ポートを有し任
意の書込みアドレス、読出しアドレスを設定し得るマル
チポートメモリを備え、マルチポートメモリに第１のア
ドレスを設定すると共に、第１のアドレスから所定のア
ドレス間隔、離れた第２のアドレスを設定し、第１のア
ドレス及び第２のアドレスで規定されるアドレス領域内
のデータを繰り返して読出ず構成とされている。

〔作用〕

請求項（１）の発明は、マルチポートメモリの書込みア
ドレスと読出しアドレスを同一のアドレス値としている
ので、−段のレジスタとして使用できる。

請求項（２）の発明は、マルチポートメモリ内に設定さ
れている第１のアドレス及び第２のアドレス２ で規定されるアドレス領域内に、アドレス間隔が所定値
とされている書込みアドレス及び／または読出しアドレ
スを設定しているので、任意段数のレジスタ或いは、任
意遅延時間を有する遅延回路として使用できる。

請求項（３）の発明は、上記請求項（２）の発明に於い
て、アドレス間隔を可変にすると共に、読出しアドレス
及び／または書込みアドレスの内、一方が他方を、追い
越さないようにしているので、任意段数のバッファメモ
リとして使用できる。

請求項（４）の発明は、マルチポートメモリ内に設定さ
れている第１のアドレス及び第２のアドレスで規定され
るアドレス領域内のデータを繰り返して読出すようにし
ているので、パターン発生回路として使用できる。

〔実施例〕

以下、この発明の実施例について第１図乃至第１３図を
参照して説明する。尚、この実施例の説明は、下記の順
序に従って行なわれる。

３ （Ａ）第１実施例 （Ｂ）第２実施例 （Ａ）第１実施例 第１図の構成に於いて、従来のクロスバ−スイッチの配
されている位置にマルチポートメモリｌが配されている
。このマルチポートメモリｌには、複数のプロセッサエ
レメント〔以下、ＰＥと略す〕２〜５が接続されており
、マルチポートメモリ１のアドレスを発生させることに
よって、ＰＥ２〜５の接続状態を任意に規定できる。

上述のマルチポートメモリ１は、出力ポートＰＯがＰＯ
Ｉ〜Ｐ０１２までの１２ボートあり、入カポ−）ＰＩが
ＰＩ　１−ＰＩ８までのが８ポートある。従って、合計
２０ボートあり、マルチポートメモリ１に対し独立的に
行えるアクセスは２０系統とされている。このマルチポ
ートメモリ１は、入力ポートＰＩまたは出カポ−）ＰＯ
１或いは入出力ポートが全部でＮポートあるとする時、
マルチポートメモリ１のアドレスによるアクセスは、Ｎ
系統あるものと４ している。これらの人、出力ポートＰＩＩ〜ＰＩ８、Ｐ
ＯＩ〜ＰＯ１２は、夫々アドレスが必要で、このため図
示せぬアドレス発生回路、アドレスコントローラ等が設
けられている。

第１図の構成に於いて、マルチボートメモリ１のアドレ
スを制御することで、マルチボートメモリ１内にレジス
タ、遅延回路、バッファメモリ、パターン発生回路等を
構成することが可能である。

尚、マルチポートメモリ１は、同一アドレスに対し、同
時に書き込みを行うことは禁止される。第１図に示す一
実施例では、各ボートのアドレスの発生を制御すること
によって下記（１）〜（４）の機能を実施できる。この
機能を、マルチポートメモリＩが有する。

（１）レジスタについて： 書込みアドレスＡＤＷ　と読出しアドレスＡＤＲを、成
る同一のアドレスに固定する時、この同一のアドレスに
対する書込みと読み出しの間では、レジスタが一段、存
在することになる。

（２）レジスタ及び遅延回路について：５ 成るアドレスから所定アドレス酸れているアドレス迄、
ｍ個のアドレスからなるアドレス領域ＡＲを設定し、昇
順に発生する２つのアドレスＡＤＲ１ＡＤＨの差 （ＡＤＨ−ＡＤＲ）を固定した状態で、アドレス領域Ａ
Ｒ内を巡回させる時、書込みと読み出しの間には、（Ａ
ＤＨ−ＡＤＲ＋１　）段のレジスタが存在することにな
る。

これは、遅延回路を形成できることを意味しており、上
述の構成によって、画像処理に必要な時間的な画素間隔
を実現できる。例えば、１水平走査線の時間差、或いは
１フレームの時間差を実現できる。

（３）バッファメモリについて： 上述の（２）の機能に於いて、アドレスＡＤＲ、、Ａ［
ｌＷの差（ＡＤＷ　−ＡＤＲ）を固定しないものの、ア
ドレスＡＤＲ、ＡＤＨ相互の間で追い越しを発生させな
いという条件をつける（上述の差（ＡＤＷ　−ＡＤＨ）
　　を、ｍを法とする加算（モジュロｍ）で求めること
を考慮する）と、書込みアドレスＡＤＷ　と読出しアト
６ レスＡＤＨの間には、ｍ段のバッファメモリが存在する
ことになる。

（４）パターン発生回路について： 上述の（２）の機能に於いて、書込みアドレスＡＤＷを
もたず、読出しアドレスＡＤＲのみであるとすると、成
るデータ列を繰り返して読出すことになり、波形発生、
定数列発生といったパターン発生回路を構成できる。も
し、ｍ＝１ならば、固定値を発生させることになる。

上述のアドレス制御の組み合わせによって、ＰＥ２〜５
の接続が、例えば、第２図或いは第３図のように設定で
きる。

ＰＥ２〜５の直列接続の例を第２図に示す。

第２図中のブロック６ａ、７ａ、８ａは、上記（１）〜
（４）で示されるレジスタ、遅延回路、バッファメモリ
等を表している。例えば、第２図では、ブロック６ａを
上記（３）によってバッファメモリとし、ブロック７ａ
を上記（２）によって遅延回路とし、ブロック８ａを上
記（４）によって定数列発生回路としている。

７ ＰＥ２〜５の並列接続の一例を第３図に示す。

第３図中、ブロック６ａ、７ａ、８ａは、第２図に示さ
れるものと同様に、上記の（１）〜（４）による遅延回
路、レジスタ、バッファメモリ等を表している。また、
６ａ、７ａ、８ａは、第１図の場合と同一の機能を有し
ている。

尚、第２図及び第３図に示される接続を混用することに
よって、ＰＥ２〜５の接続形態を任意に構成することが
できる。但し、第２図及び第３図に於いて、各ブロック
毎のアドレスは、マルチボートメモリ１内のアドレス空
間で、夫々、別の部分に確保されなければならない。つ
まり、成るブロックのアドレスが、Ｌｌからｍｌアドレ
スあった場合、他のブロックのアドレスは、 （Ｌ１〜（Ｌｌ、＋ｍ、１−１）　〕 の範囲内にあってはならない。

尚、上述の条件は、このプロセッサを成るシステムで使
おうとするとき、必要な構成を決定する際に、コンパイ
ラで考慮、決定されべき事柄である。

８ このような構成によって、ＰＥ２〜５の接続を自由に行
え、またＰＥ２〜５間、或いはＰＥ２〜５の入出力に任
意の遅延を与えたり、バッファメモリ６を設定したり、
固定的なデータを発生することも可能である。また、従
来、ＰＥ２〜５の夫々が持っていたメモリは、マルチポ
ートメモリ１で代用できるので、第１図〜第３図の構成
では不要となる。この場合、メモリがＰＥ２〜５間で共
用できるため、データの重複を防止でき、また、ＰＥ２
〜５間でメモリサイズを融通できるため、マルチポート
メモリ１のメモリサイズは、従来のＰＥ２〜５の夫々が
持っていたメモリの容量の和よりも少なくてよい。

（Ｂ）第２実施例 第４図〜第１３図には、この発明の第２実施例が示され
ている。前述した第１実施例に示されるマルチポートメ
モリの実現の仕方はいろいろあるが、まともにポートを
増やすのはメモリの素子に対して多くの書込み、読出し
のための配線が必要で、メモリチップの面積が増大し効
率の良くない９ ものとなる。

そこで、このような点を改善するため、この実施例のマ
ルチポートメモリは、ランダムアクセスメモリ（以下、
ＲＡＭと称する）２１に、シリアルアクセスポートを有
する複数のシリアルメモリが配された構成とされている
。

第４図の構成に於いて、ランダムアクセスポー）１？Ｐ
を有するＲＡＭ２１に、シリアルアクセスポート５ｒ（
１）〜５ｒ（Ｎ）　、５ｏ（１）〜Ｓｏ　（Ｎ）を一対
、有するシリアル回路２２が、複数、並列に接続される
ことによってマルチポートメモリ３５が構成されている
。そして、マルチポートメモリ３５には、ＰＥ２３〜２
６が接続されている。

この構成に於いて、マルチポートメモリ３５のアドレス
指定のためには、シリアルアクセスポー）　ＳＩ　（１
）〜５ｒ（Ｎ）　、ＳＯ（］、）〜Ｓｏ　（Ｎ）のＮポ
ートに加えて、ランダムアクセスポートＲＰの１ポート
を加えて（Ｎ＋１）ポートに対応するアドレスが必要と
なり、端子２７　（１）〜２７　（Ｎ＋１）から供給さ
れるアドレス信号がセレクタ２８によって選択さ０ れ、ＲＡＭ２１に供給される。上述のランダムアクセス
ポートＲＰとシリアルアクセスポートＳＩ　（１）〜５
Ｉ（ＩＪ）　、５ｏ（１）〜ＳＯ（Ｎ）は、アクセス方
法がランダムか、シリアルかの違いであってビット数は
問題にならない。

ＲＡＭ２１では、セレクタ２８から供給されるアドレス
信号に対応するアドレスのデータが読出されてシリアル
回路２２　（１）〜２２　（Ｎ）に移され、そして、シ
リアルアクセスポート５ｏ（１）〜Ｓｏ　（Ｎ）から出
力される。若し、シリアルアクセスポート５Ｉ（１）乃
至５ｌ（Ｎ）　、５Ｏ（１）乃至ＳＯ（Ｎ）を共通に接
続すると、入出力ボートとなる。

ＲＡＭ２１では、ランダムアクセスのサイクルにシリア
ルアクセスのアドレスを割り込ませるが、シリアル回！
２２（１）〜２２　（Ｎ）のアクセス中はシリアルアク
セスポート５Ｉ（１）　〜５ｌ（Ｎ）　、５ｏ（１）〜
Ｓｏ　（Ｎ）のアドレスが不要となるため、ランダムア
クセスポートＲＰと、シリアルアクセスポー１−３ｒ（
１）〜５Ｉ（Ｎ）　、５ｏ（１）〜Ｓｏ　（Ｎ）の競合
は無視できる。

２工 第４図の場合には、シリアルアクセスポー）ＳＩ（１）
〜５Ｉ（Ｎ）　、５ｏ（１）〜Ｓｏ　（Ｎ）だけなので
、アドレスを与えるサイクルがＮサイクル待たされる可
能性が発生する。しかしながら、シリアルアクセスポー
トＳｒ　（１）〜５Ｔ（Ｎ）　、５ｏ（１）〜ＳＯ（Ｎ
）で１回に扱うデータ数と、サイクル数Ｎとを比較して
、データ数が多ければ、プロセッサの処理が停滞するこ
とはない。但し、シリアルアクセスポート５Ｉ（１）〜
５ｒ（Ｎ）　、５ｏ（１）〜ｓｏ　（Ｎ）では、最悪で
Ｎサイクル、アクセスを待たされる可能性があるので、
Ｎサイクル待機する機能をもたせなければならない。

ところで、上述のシリアルアクセスポート５Ｉ（１）〜
５ｒ（Ｎ）　、５Ｏ（１）〜ＳＯ（Ｎ）は、シリアルデ
ータしか高速でアクセスできないが、扱う信号が画像信
号の場合には、画像が水平走査されていることからそれ
でよいことが多い。また、２次元ブロックで、画素デー
タを扱うこともあるが、２次元ブロック内では、水平走
査されるのが一般的であり、２次元ブロックの幅内では
、シリアルアクセスで２ よい。

また、シリアル回路２２　（１）〜２２　（Ｎ）を増す
ことは、ＩＣの面積を増すことになり、例えば、１ボー
ト当たり、メモリ容量の１０％程度であり、無視できる
大きさではないが、前述したメリットを考慮すると、十
分に引き合う。また、マルチポートメモリ３５は、外部
との接続線数が増すが、ＩＣ内であれば、あまり問題に
ならない。

第５図には、第４図に示されるＲＡＭ２１とシリアル回
路２２　（１）〜２２　（Ｎ）から構成されるマルチボ
ートメモリ３５を用いた画像信号処理回路が示されてい
る。尚、図中、ＩＮＩ〜ＩＮ４は外部からの人力、ＯＵ
Ｔ　１〜ＯＵＴ　４は外部への出力、２３〜２６はＰＥ
、ＰＩＩ〜ＰＩ８は人力ポート、ＰＯＩ〜ＰＯ８は出力
ポートを夫々表している。

マルチポートメモリ３５内には、例えば、１６個のシリ
アル回路２２があるものとされているが、第５図の構成
では、どのシリアル回路２２でもシリアルアクセスポー
トＳｌ或いはＳＯの一方しか使用されていないと考える
。

３ マルチボートメモリ３５では、同しアドレスで制御され
るシリアルアクセスポートＳＩ、５ＯＯＮ組の入出力ポ
ートができる。若し、入力のみのポート或いは出力のみ
のポートが必要な場合には、シリアルアクセスポー１−
５Ｉ、　ＳＯの片方を使用しないことになる。シリアル
アクセスポートＳＩ、Ｓｏの組は、コモンにして入出力
端としてもよく、また、或いは個別の入力端と出力端と
してもよい。

このマルチボートメモリ３５の書込みアドレスＡＤＨと
読出しアドレスＡＤＲを制御することによって、第１実
施例に示される（１）〜（４）の機能が実現できる。

第６図には、前述した第１実施例の（１）で示されるレ
ジスタを介して、ＰＥ２３〜２６を直列接続した状態が
示されている。

第６図Ａに示されるマルチボートメモリ３５のアドレス
領域ＡＲＩに、独立なアドレスａ　−ｅを重複しないよ
うに選択する。次いで、人力ポートＰ■１と出力ポート
ＰＯ５をアドレスｅに固定する。以下、同様にして人カ
ポ−）ＰＩ５と出カポ−）ＰＯ６４ をアドレスｄに、入力ポートＰＩ６と出力ポートＰ０７
をアドレスＣに、人力ポートＰＩ７と出力ポートＰＯ８
をアドレスｂに、人力ポートＰＩ８と出カポ−）ＰＯＩ
をアドレスａに夫々固定する。

このような構成では、ＰＥ２３〜２６の夫々は、第６図
Ｂに示されるように、アドレスａ　−ｅの夫々で形成さ
れる一段のレジスタ２９を介して直列接続したのと同じ
ことになり、前述した第１実施例の（１）の機能が果た
されることになる。尚、第６図Ｂ中、３８．３９は端子
である。

第６図に示される構成ば単純な直列接続であったが、Ｐ
Ｅ２３〜２６或いは入出力ポート間に遅延回路、バッフ
ァメモリ等を入れたい場合がある。

この場合には、前述した第１実施例の（２）、（３）に
示されるように、ＰＥ２３〜２６間に遅延回路、ノ＼ッ
ファメモリ等に対応するアドレス領域を設定し、このア
ドレス領域内を巡回するようにする。

この考え方は、例えば、第７図に示されるように、ＰＥ
２３〜２６間に、バッファメモリ３０〜３２を入れた構
成を実現したいような時に有効で５ ある。尚、３３．３４はレジスタ、３６．３７は端子で
ある。

通常、バッファメモリが、いろいろな部分に配置されて
いる場合には、最悪のケースを想定して夫々のメモリサ
イズを決定しなければならないが、以下のようにすると
、従来のようなメモリサイズは不要となる。

第８図に示されるマルチボートメモリ３５のアドレス領
域ＡＲ２に、バッファメモリ３０〜３２用のアドレス領
域として、アドレスｂ〜アドレスｇまでを設定し、この
間に人力ポートＰＩ５のアドレスｆ、入カポ−１−ＰＩ
６及び出力ポートＰＯ６のアドレス０１人力ポートＰＩ
７及び出力ポートＰＯ７のアドレスｄ１出力ポートＰＯ
８のアドレスＣを、夫々設定する。

そして、アドレスｂからアドレスｇまでのアドレス領域
ＡＲ２２内を、第８図矢示Ｂのように巡回させる。尚、
この巡回時、アドレスｃ、ｄ、ｅ、ｆは、夫々、インク
リメントされて移動するが、下式で表される各バッファ
メモリ３０〜３２のアド６ レス領域ＡＲ３０、ＡＲ３１、ＡＲ３２が、夫々、（“
０”）にならないように制御する。これは、アドレスの
追い越しを監視することによって実現できる。

ＡＲ３０＝　ｆ　−ｅ ＡＲ３１＝　ｅ　−ｄ ＡＲ３２＝　ｄ　−ｃ この場合には、アドレス領域ＡＲ３０〜ＡＲ３２を適宜
に選択できるため、マルチボートメモリ３５のメモリサ
イズが、従来のバッファメモリのメモリサイズの和より
も小さくできるという利点がある。

特に、画像信号をパイプライン処理する時などは、パイ
プの流れは平均的には一定であり、直列に入るバッファ
メモリの何処かが多い時、他では少ないはずなので、効
果が期待できる。尚、ａはレジスタ３３、即ち、人カポ
−）ＰＩ８及び出力ポートＰＯＩのアドレス、ｈはレジ
スタ３４、即ち、人力ボートＰＩＩ及び出力ポートＰＯ
５のアドレスを表している。

第８図に示されるバッファリングは、前述したマルチポ
ートメモリ３５のアドレシングが、ポー７ ト数に応じたサイクル数だけ待たされる可能性があるこ
とに対しての対策になる。尚、第８図に示されるアドレ
スｄ、ｅでは、入出力ポートＰＩ６、ＰＯ６、ＰＩ３、
ＰＯ７のアドレスを同じにしている。

これは、読み出しを先に行い、その後、書き込みを行う
ということを前提にしている。このような前提を持ちた
くない場合には、１アドレス以上、離しておけばよい。

次いで、第９図にはＰＥ２３〜２６の並列接続の構成が
示され、第１０図ではマルチポートメモリ３５のアドレ
ス領域ＡＲ３に於いて第９図の構成を実現している。第
９図に示されるように、バ・ソファメモリ４１〜４５は
全て個別に使用されているものとしている。また、４６
〜４８はレジスタを表し、４９〜５６は端子を表してい
る。

第１Ｏ図に示されるよ□うに、アドレス領域ＡＲ３に於
いて、バッファメモリ４１のためにアドレスｖ　−ｙか
らなるアドレス領域ＡＲ３１を設定し、バッファメモリ
４２のためにアドレスｒ　−ｕからなるアドレス領域Ａ
Ｒ３２を設定し、バ・ソファメモリ４３８ のためにアドレスｎ　−ｑからなるアドレス領域ＡＲ３
３を設定し、バッファメモリ４４のためにアドレスｈ−
ｋからなるアドレス領域ＡＲ３４を設定し、バッファメ
モリ４５のためにアドレスａ　−ｄからなるアドレス領
域ＡＲ３５を設定している。尚、図中、Ｘ、Ｗはバッフ
ァメモリ４１のアドレス領域ＡＲ４１を設定すると共に
、順次、移動するアドレスを表し、以下、同様にして、
ｔ、ｓはバッファメモリ４２のアドレス領域ＡＲ４２を
設定すると共に、順次、移動するアドレス、ｐ、ｑはバ
ッファメモリ４３のアドレス領域ＡＲ４３を設定すると
共に、順次、移動するアドレスを表し、Ｊ％　　ｌはバ
ッファメモリ４４のアドレス領域ＡＲ４４を設定すると
共に、順次、移動するアドレス、ｂ、ｃはバッファメモ
リ４５のアドレス領域ＡＲ４５を設定すると共に、順次
、移動するアドレスを表している。尚、アドレスｍは上
述した構成のレジスタ４６を表し、アドレスｌは上述し
た構成のレジスタ４７を示し、アドレスｅ、ｆは上述し
た構成のレジスタ４８を示している。

９ アドレスｘ、ｗ、ｔ、ｓ、ｐ、ｑ、Ｌ　　ｉ、ｂ。

Ｃは、（ｘ−ｗ）、（ｔ−ｓ）、（ｐ−ｑ）、（ｍ−１
、（ｊ　−ｉ）、（ｆ−ｅ）、（ｃ　−ｂ）の式で示さ
れるアドレス差がＯにならないように相互の追い越しが
制御されている。

第１１図に示されるアドレス領域ＡＲ３は、シテスムの
動作が開始されて直後の状態である。入出力ボートｐＨ
及びＰＯ５、ＰＩ５及びＰＯＩのアドレスｘＳｗ、ｔ、
ｓは、矢示Ｃに示されるように、アドレス領域（ＡＲ３
１＋ＡＲ３２）内を巡回するので、下限アドレスｒ側か
ら上限アドレスｙ側に昇順して巡回するアドレスＸ％　
Ｗ％　ｔ−、ｓは上限アドレスｙに達すると、再び下限
アドレスｒに戻るようにされる。このため、アドレス領
域（ＡＲ３１＋ＡＲ３２）に於ける、入出力ポートｐＨ
及びＰＯ５、ＰＩ５及びＰＯＩのアドレスｘ、ｗ、ｔ、
ｓは、第１２図に示されるような状態となる。

例えば、入力ボートＰＩＩ、出力ポートＰＯ５のアドレ
スＸ、Ｗが、下限アドレス、例えば、アドレスｒ側から
、上限アドレス、例えば、アドレスｙ０ 側にインクリメントして移動する。また、人カポトＰＩ
５のアドレスｔ１出力ポートＰＯＩのアドレスＳもまた
、同様にして下限アドレスｒから上限アドレスｙにイン
クリメントして移動する。

アドレスが上限アドレスｙに達すると、再び、下限アド
レスｒにもどるようにされているので、上述のアドレス
Ｘ、Ｗは、下限アドレスｒ側に移動し、また、アドレス
ｔ、ｓは、上限アドレスｙに移動するもので、この状態
が第１２図に示されている。

第５図に示されるマルチボートメモリ３５のアドレス制
御は、各入出力ボート毎に、アドレスジェネレータ６０
を備えることによって実現できる。

アドレスジェネレータ６０ば、以下の原則に従って動作
が制御させれる。

■基本的な＋１のインクリメント ■デジタル信号処理で、頻度の高い一定ステップおきの
アドレスインクリメント ■指定された範囲から出ないように、上限アドレスにき
たら下限アドレスに戻ること １ ■指定された範囲内に別のアドレスジェネレータの指定
範囲が重なる時は、その別のアドレスを追い越さないこ
と ■リセット或いはスタートによって下限アドレスから始
めること アドレスジェネレータ６０の構成の例を第１３図に示す
。

端子６１から供給される上限アドレスＡＤｔｌＰがラッ
チ６２を介して、合成回路６３、比較器６４に供給され
る。また、端子６５から供給される下限アドレスＡＤＬ
−がラッチ６６を介して、合成回路６３、加算器６７に
供給される。そして、端子６８から供給されるステップ
ＳＴ、例えば、（ＳＴ＝１）がラッチ６９を介して加算
器７０に供給される。

加算器７０には、加算器６７からアドレス値ＡＤＯがフ
ィードバックされる。この加算器７０にて現在のアドレ
ス値ＡＤＯとステップＳＴとが加算され、ラッチ７１に
取込まれる。

ラッチ７１は、上述の加算器７０と共に、アキ２ ュムレータを構成するもので、ラッチ７１には、シテス
ムの動作開始時、端子７２を介して供給される初期リセ
ット信号Ｒ３Ｔが供給されることによって、内容がクリ
ヤされる。このラッチ７１からの出力は、加算器６７に
供給される。

合成回路６３では、ラッチ６２．６６から供給される下
限アドレスＡＤＩＪ、上限アドレスＡＤＵＰが加算され
る。そして、更に端子７３を介して（“１″）が加えら
れることによって、〔上限アドレスＡＤＵＰ下限アドレ
スＡＤＬＷ＋　１　）の値が求められる。そして、この
値が加算器６７に供給される。

加算器６７は、モジュロ加算器であり、上述の〔上限ア
ドレスＡＤＵＰ−下限アドレスＡＤＬＷ＋　１　：］を
モジュロとして、アドレス値ＡＤＯを求めるものである
。この加算器６７からは、上述のモジュロ加算で得られ
るアドレス値ＡＤＯが端子７４から出力される。上述の
ようにシテスムの動作開始時、ラッチ７１は内容がクリ
ヤされているので、シテスムの動作開始時は、下限アド
レスＡＤＬＷがアドレス値ＡＤＯとして出力されること
になる。加算器６７３ から出力されるアドレス値６４は、比較器６４．７５に
夫々供給される。

比較器６４では、上限アドレスＡＤＵＰとアドレス値Ａ
ＤＯとの比較を行うことによって、アドレス値ＡＤＯが
上限アドレスＡＤＩＩＰを越えているか否かが判断され
る。比較器６４と加算器６７の接続は、モジュロ算をさ
せる指示となる。

比較器７５は、端子７６から供給される他の入出力ボー
トのアドレスＡＤＰＡであり、上述のアドレス値ＡＤＯ
と比較することで追い越しの有無が判断される。もし、
追い越しの発生しそうな時は、ラッチ７１に制御信号を
出力して、ラッチ７１の内容をホールドさせアキュムレ
ートを停止させる。

この比較器７５は、入出力ポートがＮボートあった場合
、（Ｎ−１）組の比較が必要になるが、同しアドレス領
域内では先行する入出力ボートのアドレスだけ見ればよ
いので１組でよい。

端子７７から供給される信号ＣＥは同じアドレス領域割
り当ての入出力ボートが無い時、比較器７５の動作を停
止させる制御信号である。

４ 二の発明の実施例によれば、従来、ＰＥの夫々が持って
いたメモリは、この発明ではマルチポートメモリ１．３
５を共通的に使用できるので不要となる。この場合、メ
モリが共用できるため、データの重複を防止できる。ま
た、ＰＥ２〜５．２３〜２６間でメモリサイズを融通で
きるため、マルチポートメモリ１．３５のメモリサイズ
は、従来のＰＥの夫々が持っていたメモリサイズの和よ
りも少なくてよい。

また、ＰＥ２〜５．２３〜２６の接続状態を可変にでき
仕様の柔軟性、汎用性を確保できると共に、メモリの使
い方に無駄が無く、回路の冗長度を低くでき、従って、
汎用性が高く冗長度の低いアーキテクチャが実現できる
。

尚、この実施例の説明では、ＰＥ２〜５．２３〜２６の
、直列、並列、夫々の場合について説明しているが、こ
の直列、並列の各接続を混用してもよいことは勿論であ
る。また、この実施例の説明では、ＰＥ２〜５．２３〜
２６の入力は、１つとされているが、これに限定される
ものではなく、５ 必要に応じて設定できることは勿論である。

上述の一実施例、他の実施例共に、マルチポートメモリ
ｌ、３５をデータ用にのみ使用し、データについての作
用及び効果を示したが、これに限定されるものではなく
、例えば、プログラムメモリ或いはテーブルメモリ等の
メモリを共用してもよい。

〔発明の効果〕

請求項（１）乃至（４）の発明に係る画像信号処理回路
によれば、従来、各プロセッサエレメントが持っていた
メモリは、マルチボートメモリで代用でき、この場合、
メモリが共用できるため、データの重複記憶を防止でき
るという効果がある。

また、プロセッサエレメント間でメモリサイズを融通で
きるため、マルチボートメモリのメモリサイズは、従来
、プロセッサエレメントの夫々が持っていたメモリサイ
ズの和よりもずっと少なくてよいという効果がある。

プロセッサエレメントの構造を可変にでき仕様６ の柔軟性、汎用性を確保できると共に、メモリの使い方
に無駄が無く、回路の冗長度を低くでき、従って、汎用
性が高く冗長度の低いアーキテクチャが実現できるとい
う効果がある。

請求項（１）の発明では、画像信号処理回路をレジスタ
として使用することができるという効果がある。

請求項（２）の発明では、画像信号処理回路をレジスタ
或いは遅延回路として使用することができるという効果
がある。

請求項（３）の発明では、画像信号処理回路をバッファ
メモリとして使用することができるという効果がある。

請求項（４）の発明では、画像信号処理回路をパターン
発生回路として使用することができるという効果がある
。

また、実施例によれば、ＲＡＭに複数のシリアル回路を
配し、複数のシリアルアクセスポートを設けることによ
って、マルチボートメモリの複雑化、大型化を避けるこ
とができ、実現の可能性を７ 一層、高めることができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はプロセッサエレメントの直列接続を示すブロック図、
第３図はプロセッサエレメントの並列接続を示すブロッ
ク図、第４図はこの発明の他の実施例を示すブロック図
、第５図は他の実施例に於けるマルチポートメモリとプ
ロセッサエレメントの接続を示すブロック図、第６図乃
至第８図は夫々プロセッサエレメントの直列接続とアド
レス領域の構成を示す図、第９図乃至第１２図はプロセ
ッサエレメントの並列接続とアドレス領域の構成を示す
図、第１３図はアドレスジェネレータを示すブロック図
、第１４図及び第１５図は夫々従来例を説明するための
図である。 図面に於ける主要な符号の説明 １．３５：マルチポートメモリ、 ２．３．４．５．２３．２４．２５．２６．８１．８２
．８３．８４：プロセッサエレメント、８ ６、３０，３１、３２、４１、４２、４３、４４．４５
：ハッファメモリ、 ７：遅延回路、　８：パターン発生回路、２９．３３．
３４．４６．４７．４８：レジスタ、６０ニアドレスジ
エネレータ、 ＡＤＲ：続出しアドレス、　ＡＤＷ　　：書込みアドレ
ス、ＡＲニアドレス領域、　Ｐ■：入力ポート、ＰＯ：
出力ポート、　ＲＰ：ランダムアクセスポート、Ｓｌ、
　Ｓｏ　ニジリアルアクセスポート、ＡＤＯニアドレス
値、　ＡＤＬＷ　：下限アドレス、ＡＤＵＰ　：上限ア
ドレス。

Claims (4)

【特許請求の範囲】
1. （１）複数の演算回路の接続を任意に設定し得る画像信
   号処理回路に於いて、 上記演算回路の接続を設定するために、複数の系統の入
   出力ポートを有し任意の書込みアドレス、読出しアドレ
   スを設定し得るマルチポートメモリを備え、 上記マルチポートメモリの書込みアドレスと読出しアド
   レスを同一のアドレス値としたことを特徴とする画像信
   号処理回路。
2. （２）複数の演算回路の接続を任意に設定し得る画像信
   号処理回路に於いて、 上記演算回路の接続を設定するために、複数の系統の入
   出力ポートを有し任意の書込みアドレス、読出しアドレ
   スを設定し得るマルチポートメモリを備え、 上記マルチポートメモリに第１のアドレスを設定すると
   共に、上記第１のアドレスから所定のアドレス間隔、離
   れた第２のアドレスを設定し、上記第１のアドレス及び
   第２のアドレスで規定されるアドレス領域内に、上記演
   算回路と対応する上記書込みアドレス及び／または読出
   しアドレスを設定し、 上記書込みアドレス及び／または読出しアドレスのアド
   レス間隔を所定の値に固定した状態で、上記第１及び第
   ２のアドレス間で、上記書込みアドレス及び／または読
   出しアドレスを巡回させることを特徴とする画像信号処
   理回路。
3. （３）複数の演算回路の接続を任意に設定し得る画像信
   号処理回路に於いて、 上記演算回路の接続を設定するために、複数の系統の入
   出力ポートを有し任意の書込みアドレス、読出しアドレ
   スを設定し得るマルチポートメモリを備え、 上記マルチポートメモリに第１のアドレスを設定すると
   共に、上記第１のアドレスから所定のアドレス間隔、離
   れた第２のアドレスを設定し、上記第１のアドレス及び
   第２のアドレスで規定されるアドレス領域内に、上記演
   算回路と対応する上記書込みアドレス及び／または読出
   しアドレスを設定し、 上記書込みアドレス及び／または読出しアドレスのアド
   レス間隔を可変にすると共に、上記読出しアドレス及び
   ／または上記書込みアドレスの一方が他方を、追い越さ
   ないようにした状態で、上記第１及び第２のアドレス間
   にて上記書込みアドレス及び／または読出しアドレスを
   巡回させることを特徴とする画像信号処理回路。
4. （４）複数の演算回路の接続を任意に設定し得る画像信
   号処理回路に於いて、 上記演算回路の接続を設定するために、複数の系統の入
   出力ポートを有し任意の書込みアドレス、読出しアドレ
   スを設定し得るマルチポートメモリを備え、 上記マルチポートメモリに第１のアドレスを設定すると
   共に、上記第１のアドレスから所定のアドレス間隔、離
   れた第２のアドレスを設定し、上記第１のアドレス及び
   第２のアドレスで規定されるアドレス領域内のデータを
   繰り返して読出すことを特徴とする画像信号処理回路。