KR100214106B1 - 화상 신호 처리 회로 - Google Patents

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KR100214106B1
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세이이찌로 이와세
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이데이 노부유끼
소니 가부시끼가이샤
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Abstract

본 발명은 화상 신호 처리 회로에 관한 것으로, 연산회의 접속을 설정하기 위해서 복수의 계통의 입출력 포트를 가지며 임의의 기록 어드레스, 판독 어드레스를 설정할 수 있는 멀티 포트 메모리를 구비하며,
멀티 포트 메모리에 제1의 어드레스를 설정함과 더불어 상기 제1의 어드레스에서 소정의 어드레스 간격, 떨어진 제2의 어드레스를 설정하고, 상기 제1의 어드레스 및 제2의 어드레스로 규정되는 어드레스 영역내의 데이터를 반복해서 판독하는 화상 처리 회로이다.

Description

화상 신호 처리 회로
제1도는 본 발명의 1실시예를 도시하는 블록도.
제2도는 처리기 소자의 직렬접속을 도시하는 블록도.
제3도는 처리기 소자의 병렬접속을 도시하는 블록도.
제4도는 본 발명의 다른 실시예를 도시하는 블록도.
제5도는 다른 실시예에 있어서의 멀티 포트 메모리와 처리기 소자의 접속을 도시하는 블록도.
제6A도 내지 제8도는 각각 처리기 소자의 직렬접속과 어드레스 영역의 구성을 도시하는 도면.
제9도 내지 제12도는 처리기 소자의 병렬접속과 어드레스 영역의 구성을 도시하는 도면.
제13도는 어드레스 발생기를 도시하는 블록도.
제14도 및 제15도는 각각 종래예를 설명하기 위한 도면.
*도면에 있어서의 주요한 부호의 설명
1, 35 : 멀티 포트 메모리
2, 3, 4, 5, 23, 24, 25, 81, 82, 83, 84 : 처리기소자
6, 30, 31, 32, 41, 42, 43, 44, 45 : 버퍼메모리
7 : 지연회로 8 : 패턴 발생회로
29, 33, 34, 46, 47, 48 : 레지스터
60 : 어드레스 발생기 ADR : 판독 어드레스
ADW : 기록 어드레스 AR : 어드레스 영역
PI : 입력 포트 PO : 출력 포트
RP : 랜덤 억세스 포트 SI, SO : 직렬 억세스 포트
ADO : 어드레스 값 ADLW : 하한 어드레스
ADUP : 상한 어드레스
본 발명은 화상 신호 처리 회로, 특히 멀티 포트 메모리를 사용한 화상 신호 처리 회로에 관한 것이다.
청구항(1)의 발명은 화상 신호처리 회로에 있어서 연산 회로의 접촉을 설정하기 위해서 복수의 계통의 입출력 포트를 가지며 임의의 기록 어드레스, 판독 어드레스를 설정할 수 있는 멀티 포트 메모리를 구비하며, 멀티 포트 메모리를 구비하며, 멀티 포트 메모리의 기록 어드레스와 판독 어드레스를 동일 어드레스 값으로 한것으로 범용성이 높고 용장도가 낮은 구조를 실현할 수 있고, 레지스터로서 사용할 수 있게 한 것이다.
청구항(2)의 발명은 화상 신호 처리 회로에 있어서 연산 회로의 접속을 설정하기 위해서 복수 계통의 입출력 포트를 가지며 임의의 기록 어드레스, 판독 어드레스를 설정할 수 있는 멀티 포트 메모리에 제1의 어드레스를 설정함과 더불어 제1의 어스레스에서 소정의 어드레스 간격, 떨어진 제2의 어드레스가 규정되는 어드레스 영역내에 연산 회로와 대응하는 기록 어드레스 및/ 또는 판독 어드레스를 설정하고, 기록 어드레스 및/ 또는 판독 어드레스의 어드레스 간격을 소정의 값으로 교정한 상태에서 제1 및 제2의 어드레스간에서 기록 어드레스 및/또는 판독 어드레스를 순회시키므로서 범용성이 높고 용장도가 낮은 구조가 실현되며 레지스터 또는 지연회로로서 사용될 수 있게 한 것이다.
청구항(3)의 발명은 화상 신호처리 회로에 있어서 연산 회로의 접속을 설정하기 위해서 복수 계통의 입출력 포트를 가지며 임의의 기록 어드레스, 판독 어드레스를 설정할 수 있는 멀티 포트 메모리를 구비하며 멀티 포트 메모리레 제1의 어드레스를 설정함과 더불어 제1의 어드레스에서 소정의 어드레스 간격, 떨어진 제2의 어드레스를 선정하고, 제1의 어드레스 및 제2의 어드레스로 규정되는 어드레스 영역내에 연산 회로와 대응하는 기록 어드레스 및/ 또는 판독 어드레스를 설정하고, 기록 어드레스 및/또는 판독 어드레스의 어드레스 간격을 가변으로 함과 더불어 판독 어드레스 및/또는 써넣기 어드레스의 한쪽이 다른쪽을 추월하지 않게한 상태에서 제1 및 제2의 어드레스간에 기록 어드레스 및/또는 판독 어드레스를 순회시키므로서 범용성이 높고 용장도가 낮은 구조가 실현되며 버퍼 메모리로서 사용할 수 있게 한 것이다.
청구항(4)의 발명은 화상 신호 처리 회로에 있어서 연산회로의 접속을 설정하기 위해서 복수의 계통의 입출력 포트를 가지며 임의의 써넣기 어드레스, 판독 어드레스를 설정할 수 있는 멀티 포트 메모리를 구비하며, 멀티 포트 메모리에 제1의 어드레스를 설정함과 더불어 제1의 어드레스에서 소정의 어드레스 간격, 떨어진 제2의 어드레스를 규정하고, 제1의 어드레스 및 제2의 어드레스로 규정되는 어드레스 영역내의 데이터를 반복해서 판독하므로서 범용성이 높고 용장도가 낮은 구조를 실현할 수 있고, 패턴 발생회로로서 사용할 수 있게 한 것이다.
화상용 처리기는 기본적으로는 1대의 처리기를 다수의 처리기 소자(이하, PE라 약기한다. 또한, 이 PE는 예컨데, 디지틀 연산회로를 의미하고 있다)의 병렬화로 실현하고 있다. 그리고, 화상용 처리기의 구조에는 제14도에 도시되는 크로스바스위치 방식을 비롯하여 각종의 것이 있다.
시스트릭아레이 방식의 경우엔 다수의 PE를 제14도에 도시되듯이 배열하고 인접하는 PE간을 접속하는 형태로 통신을 행하는 것이며, 이같은 종래기술이 특개소 56-123069호 공보에 개시되어 있다.
또, 크로스바스위치 방식의 경우에는 제15도에 도시되듯이 입력 IN 1-IN 4, PE 81-84의 출력 OUT 1-OUT 4를 PE 81-84의 각각의 입력과 매트릭스상으로 교차시키고, 이 교점을 스위치로 하고, 이스위치의 절환에 의해서 PE 81-84 간의 접속을 변화시키고, 화상용 처리기의 내부의 구조를 가변으로 하는 것이다.
상술의 크로스바스위치 방식의 화상용 처리기의 구조에선 처리기간, 또는 처리기 입력간에서의 지연 맞춤 때문에 각 PE 81-84 내에 메모리도 필요하다.
통상, PE 81-84 상호간에서 자체이외의 다른 PE의 메모리의 내용을 직접, 억세스하는 일을 하지 않으므로 병렬처리의 경우, 각 PE 81-84 내에 설치되어 있는 메모리에는 동일 데이터를 중복해서 기억할 필요가 있다.
또, PE 81-84 내에 설치되어 있는 메모리의 메모리 치수는 통상 PE 전-84 가 획일적으로 만들어지므로 각각의 메모리가 상이한 용량을 필요로 하는 경우에 산정되는 상한의 치수의 메모리를 갖게 된다. 따라서, PE 81-84의 메모리의 용량은 전체로선 반드시 용장한 치수로 되며 반드시 어덴가에 미사용의 기억영역이 남는 것이다.
이같이 종래 기술에선 처리기의 구조를 가변으로 할수 있고, 시방의 유연성, 범용성을 확보할 수 있는 반면, 메모리의 사용법에 허비가 많고, 회로의 용장도가 높아진다는 문제점이 있었다. 일반적으로 범용성과 용장성은 상반하는 성질인데, 범용성이 높고 용장도가 낮은 구조가 좋다는 것은 물론이며, 이같은 구조가 소망되어 있었다. 따라서, 이 발명의 목적은 범용성이 높고 용장도가 낮은 구조를 실현할 수 있는 화상 신호 처리 회로를 제공하는데 있다.
청구항(1)의 발명은 복수의 연산 회로의 접속을 임의로 설정할 수 있는 화상 신호 처리 회로에 있어서 연산 회로의 접속을 설정하기 위해서 복수의 계통의 입출력 포트를 가지며, 임의의 기록 어드레스, 판독 어드레스를 설정할 수 있는 멀티 포트 메모리를 구비하며, 멀티 포트 메모리의 써넣기 어드레스와 판독 어그레스를 동일 어드레스 값으로 한 구성으로 되어 있다.
청구항(2)의 발명은 복수의 연산 회로의 접속을 임의로 설정할 수 있는 화상 신호 처리 회로에 있어서 연산 회로의 접속을 설정하기 위해서 복수의 계통의 입출력 포트를 가지며 임의의 기록 어드레스, 판독 어드레스를 설정할 수 있는 멀티 포트 메모리를 구비하며, 멀티 포트 메모리에 제1의 어드레스를 설정함과 더불어 제1의 어드레스에서 소정의 어드레스 간격, 떨어진 제2의 어드레스를 설정하고, 제1의 어드레스 및 제2의 어드레스로 규정되는 어드레스 영역내에 연산 회로와 대응하는 기록 어드레스 및/ 또는 판독 어드레스의 어드레스 간격을 가변으로 함과 더불어 판독 어드레스 및/또는 기록 어드레스의 한쪽이 다른쪽을 추월하지 않게한 상태이며, 제1 및 제2의 어드레스간에서 기록 어드레스 및/또는 판독 어드레스를 순회시키는 구성으로 되어있다.
청구항(3)의 발명은 복수의 연산 회로의 접속을 임의로 설정할 수 있는 화상 신호처리 회로에 있어서, 연산 회로의 접속을 설정하기 위해서, 복수의 계통의 출입력 포트를 가지며 임의의 기록 어드레스, 판독 어드레스를 설정할 수 있는 멀티 포트 메모리를 구비하며, 멀티 포트 메모리에 제1의 어드레스를 설정함과 더불어 제1의 어드레스로부터 소정의 어드레스 간격, 떨어진 제2의 어드레스로 규정되는 어드레스 영역내에, 연산 회로와 대응하는 기록 어드레스 및/또는 판독 어드레스를 설정하고, 기록 어드레스 및/또는 판독 어드레스의 어드레스 간격을 가변으로 함과 더불어, 판독 어드레스 및/또는 기록 어드레스의 한쪽이 다른쪽을 추월하지 않게한 상태에서 제1 및 제2의 어드레스간에서 기록 어드레스 및/또는 판독 어드레스를 순회시키는 구성으로 되어있다.
청구항(4)의 발명은 복수의 연산 회로의 접속을 설정하기 위해서 복수의 계통의 입출력 포트를 가지며 임의의 기록 어드레스, 판독 어드레스를 설정할 수 있는 멀티 포트 메모리를 구비하며, 멀티 포트 메모리에 제1의 어드레스를 설정함과 더불어 제1의 어드레스에서 소정의 어드레스 간격, 떨어진 제2의 어드레스를 규정하며 제1의 어드레스 및 제2의 어드레스로 규정되는 어드레스 영역내의 데이타를 반복해서 판독하는 구성으로 되어있다.
청구항(1)의 발명은 멀티 포트 메모리의 기록 어드레스 판독 어드레스를 동일한 어드레스 값으로 하고 있으므로 일단의 레지스터로서 사용할 수 있다.
청구항(2)의 발명은 멀티 포트 메모리내에 설정되어 있는 제1의 어드레스 및 제2의 어드레스로 규정되는 어드레스 영역내에 어드레스 간격이 소정값으로 되어있는 기록 어드레스 및/또는 판독 어드레스를 설정하고 있으므로 임의 단수의 레지스터 또는 임의 지연시간을 가지는 지연 회로로서 사용할 수 있다.
청구항(3)의 발명은 상기 청구항(2)의 발명에 있어서 어드레스 간격을 가변으로 함께 더불어, 판독 어드레스 및/또는 기록 어드레스 중에서 한쪽이 다른쪽을 추월하지 않게하고 있으므로 임의 다수의 버퍼 메모리로서 사용된다.
청구항(4)의 발명은 멀티 포트 메모리내에 설정되어 있는 제1의 어드레스 및 제2의 어드레스로 규정되는 어드레스 영역내의 데이타를 반복해서 판독하도록 하고 있으므로 패턴 발생 회로로서 사용된다.
이하, 이 발명의 실시예에 대해서 제1도 내지 제13도를 참조해서 설명한다. 또한, 이 실시예의 설명은 하기 순서에 따라서 행해진다.
[제1 실시예]
제1도의 구성에 있어서 종래의 크로스바스위치가 배치되어 있는 위치에 멀티 포트 메모리(1)이 배치되어 있다. 이 멀티 포트 메모리(1)에는 복수의 처리기 소자(이하, PE라 약한다.)(2-5)가 접속되어 있으며, 멀티 포트 메모리(1)의 어드레스를 발생시키는 것에 의해서 PE 2-5의 접속상태를 임의로 규정할 수 있다.
상술의 멀티 포트 메모리(1)은 출력 포트 PO가 PO1-PO12까지의 12의 포트이며, 입력 포트 PI이 P11-P18 까지의 것이 8의 포트이다. 따라서, 합계 20의 포트이며, 멀티 포트 메모리(1)에 대해서 독립적으로 행할 수 있는 엑세스(20) 계통으로 되어있다. 이 멀티 포트 메모리(1)은 입력 포트 P1 또는 출력 포트 PO, 또는 입출력 포트가 전부로서 N 포트 있다고 할 때, 멀티 포트 메모리(1)의 어드레스에 의한 엑세스는 N 계통 있는 것으로 하고 있다. 이들 입, 출력 포트 P11-P18, PO1-PO12는 각각 어드레스가 필요하며, 이 때문에 도시하지 않은 어드레스 발생 회로, 어드레스 제어기 등이 설치되어 있다.
제1도의 구성에 있어서 멀티 포트 메모리(1)의 어드레스를 제어하는 것으로서 멀티 포트 메모리(1)내에 레지스터, 지연회로, 버퍼 메모리, 패턴 발생 회로 등을 구성하는 것이 가능하다. 또한, 멀티 포트 메모리(1)는 동일 어드레스에 대해서 동시에 기록을 행하는 것은 금지된다. 제1도에 도시하는 1실시예에선 각 포트의 어드레스의 발생을 억제하므로서 하기 (1)-(4)의 기능을 실시할 수 있다. 이 기능을 멀티 포트 메모리(1)를 갖는다.
[레지스퍼에 대해서]
기록 어드레스 ADW와 판독 어드레스 ADR를 어떤 동일한 어드레스에 고정할 때, 이 동일한 어드레스에 대한 기록과 판독간에선 레지스터가 가일층 존재하는 것으로 된다.
[레지스터 및 지연 회로에 대해서]
어떤 어드레스에서 소정 어드레스 떨어져 있는 어드레스까지, m개의 어드레스로 되는 어드레스 영역 AR을 설정하고, 상승순으로 발생하는 2개의 어드레스 ADR, HDW의 차
(ADW-ADR)를 고정한 상태에서 어드레스 영역 AR내를 순회시킬 때, 기록과 판독간에는 (ADW-ADR+1)단의 레지스터가 존재하게 된다.
이것은 지연회로를 형성할 수 있는 것을 의미하고 있으며, 상술의 구성에 의해서 화상처리에 필요한 시간적인 화소간격을 실현할 수 있다. 예컨데, 1수평주사선의 시간차, 또는 1프레임의 시간차를 실현할 수 있다.
[버퍼 메모리에 대해서]
상술의 (2)의 기능에 있어서 어드레스 ADR, ADW의 차 (ADW-ADR)을 고정하지 않지만 어드레스 ADR,ADW 상호간에서 추월을 발생시키지 않는다는 조건을 붙인다.(상술의 차(ADW-ADR)을 m을 법으로 하는 가산(모듈로 m)으로 구하는 것을 고려한다.)와, 기록 어드레스 ADW로 판독하고 어드레스 ADR의 간에는 m단의 버퍼메모리가 존재하게 된다.
[패턴 발생회로에 대해서]
상술의 (2)의 기능에 있어서 기록 어드레스 ADW를 갖지 않고, 판독 어드레스 ADR만이라고 하면,어떤 데이타 열을 반복해서 판독하게 되며, 파형발생, 정수열 발생이라고 하는 패턴 발생회로를 구성할 수 있다. 만일, m=1이면, 고정값을 발생시키게 된다. 상술의 어드레스 제어의 조합에 의해서 PE 2-5 의 접속의 예컨대 제2도 또는 제3도와 같이 설정된다.
PE 2-5의 직렬 접속의 예를 제2도에 도시한다.
제2도중의 블록(6a), (7a), (8a)는 상기 (1)-(4)로 도시되는 레지스터, 지연회로, 버퍼 메모리 등을 나타내고 있다. 예컨데, 제2도에선 블록(6a)를 상기(3)에 의해서 지연회로로 하고, 블록(8a)를 상기 (4)에 의해서 정수열 발생회로로 하고 있다.
PE 2-5의 병렬접속의 1예를 제3도에 도시한다.
제3도중 불록(6a), (7a), (8a)는 제2도에 도시되는 것과 마찬가지로 상기의(1)-(4)에 의한 지연회로, 레지스터, 버퍼 메모리 등을 나타내고 있다. 또, 6a, 7a, 8a는 제1도의 경우와 동일한 기능을 가지고 있다.
또한, 제2도 및 제3도에 도시되는 접속을 혼용하므로서 PE 2-5의 접속상태를 임의로 구성할 수 있다, 단, 제2도 및 제3도에 있어서 각 블록마다의 어드레스는 멀티 포트 메모리 1내의 어드레스 공간이며, 각각, 다른 부분에 확보되어야 한다. 즉, 어떤 블럭의 어드레스가 (1에서 m1어드레스 있을 경우, 다른 블록의 어드레스는 [L1-(L1+m1-1)]의 범주내에 있어선 안된다.
또한 상술의 조건은 이 처리기를 어떤 시스템에서 쓰려고 할 때, 필요한 구성을 결정할 때, 컴파일로 고려, 결정되어야 할 사항이다.
이같은 구성에 의해서 PE 2-5의 접속이 자유로 행해지며, 또, PE 2-5간, 또는 PE 2-5의 입출력에 임의의 지연을 부여하거나 버퍼 메모리(6)을 설정하거나 고정적인 데이터를 발생하는 것도 가능하다. 또, 종래 PE 2-5의 각각이 가지고 있던 메모리는 멀티 포트 메모리(1)로 대용되므로 제1도 -제3도의 구성에선 불요해진다. 이 경우 메모리가 PE 2-5 간에서 공용되므로 데이터의 중복을 방지할 수 있고, 또, PE 2-5간 간에서 메모리치수를 융통할 수 있으므로 멀티 포트 메모리(1)의 메모리 치수는 종래의 PE 2-5의 각각이 갖고 있던 메모리 용량의 합보다 적어도 된다.
[제2실시예]
제4도-제13도에는 이 발명의 제2실시예가 도시되어 있다. 상술한 제1실시예에 도시되는 멀티 포트 메모리의 실현방법은 여러 가지 있는데 제대로 포트를 증가하는 것은 메모리의 소자에 대해서 많은 기록 판독을 위한 배선이 필요하며, 메모리 칩의 면적이 증대하며 효율이 좋지 않은 것으로 된다.
그래서, 이같은 점을 개선하기 위해서 이 실시예의 멀티 포트 메모리는 랜덤 엑세스 메모리(이하, RAM이라 칭한다.)(21)에 직렬 엑세스 포트를 갖는 복스의 직렬 메모리가 배치된 구성으로 되어있다.
제4도의 구성에 있어서 랜덤 엑세스 포트 RR를 가지는 RAM(21)에 직렬 엑세스 포트 SI(1) - SI(N), SO(1) - SO(N)을 1쌍, 갖는 직렬회로(22)가 복수, 병렬로 접속되는 것에 의해서 멀티 포트 메모리(35)가 구성되어 있다. 그리고, 멀티 포트 메모리(35)에는 PE 23-26이 접속되어 있다.
이 구성에 있어서 멀티 포트 메모리(35)의 어드레스 지정을 위해선 직렬 엑세스 포트 SI(1) - SI(N), SO(1) - SO(N)의 포트에 덧붙여서 랜덤엑세스 포트 RR의 1포트를 덧붙여서 (N+1) 포트에 대응하는 어드레스가 필요해지며, 단자(27)(1)-27(N+1)에서 공급되는 어드레스 신호가 선택기(28)에 의해서 선택되며, RAM(21)에 공급된다. 상술의 랜덤엑세스 포트 RP와 직렬엑세스 포트 SI(1)-SI(N), SO(1)-SO(N)은 엑세스 방법이 랜덤인지 직렬인지의 차이이며, 비트수는 문제가 되지 않는다.
RAM(21)에선 선택기(28)로부터 공급되는 어드레스 신호에 대응하는 어드레스 데이터가 판독되어서 직렬 회로(22)(1)-22(N)로 이행되고, 그리고, 직렬 엑세스 포트 SO(1)-SO(N)로부터 출력된다. 만일, 직렬엑세스 포트 SI(1)내지 SO(N)를 공통으로 접속하면 입출력 포트로 된다.
RAM(21)에선 랜덤엑세스의 사이클에 직렬엑세스의 어드레스를 끼어들게 하는데 직렬회로 22(1)-22(N)의 엑세스 중은 직렬엑세스 포트 SI(1)-SI(N), SO(1)-SO(N)의 어드레스가 불요해지므로 랜덤엑세스 포트 RP와 직렬 엑세스 포트 SI(1)-SI(N), SO(1)-SO(N)의 경합은 무시할 수 있다.
제4도의 경우에는 직렬엑세스 포트 SI(1)-SI(N), SO(1)-SO(N) 뿐이므로 어드레스를 부여하는 사이클이 N사이클 대기될 가능성이 발생한다. 그러나, 직렬엑세스 포트 SI(1)-SI(N), SO(1)-SO(N)에서 1회에 취급하는 데이타 수와 사이클 수(N)를 비교해서 데이타수가 많으면 처리기의 처리가 정체하는 일은 없다. 단, 직렬엑세스 포트 SI(1)-SI(N), SO(1)-SO(N) 에선 최악에서 N사이클, 엑세스를 대기할 가능성이 있으므로 N사이클을 대기할 기능을 갖게 해야된다.
그런데, 상술의 직렬엑세스 포트 SI(1)-SI(N), SO(1)-SO(N)는 직렬 데이타 밖에 고속으로 엑세스할 수 없는데, 취급하는 신호가 화상 신호인 경우엔 화상이 수평 주사되어 있으므로 그것으로 되는 수가 많다. 또, 2차원 블록에서 화소 데이타를 취급하는 수도 있으나, 2차원 블록내에선 수평 주사되는 것이 일반적이며, 2차원 블록의 폭내에선 직렬엑세스로 된다.
또, 직렬회로 22(1)-22(N)를 증가하는 것은, IC의 면적을 증가하는 것으로 되며, 예컨대, 1포트 당, 메모리 용량의 10% 정도이며, 무시될 수 있는 크기는 아니지만, 상술한 이점을 고려하면, 충분히 성립된다. 또, 멀티 포트 메모리(35)는 외부와의 접속 선수가 증가하지만 IC내이면 그다지 문제로 되지 않는다.
제5도에는 제4도에 도시되는 RAM(21)과 직렬회로 22(1)-22(N)로 구성되는 멀티 포트 메모리(35)를 사용한 화상 신호처리 회로가 도시되어 있다. 또한, 도면중, IV 1-IV 4 는 외부로부터의 입력, OUT1-OUT4 는 외부로의 출력, 23-26은 PE, P11-P18 은 입력포트, PO1-PO8은 출력 포트를 각각 나타내고 있다.
멀티 포트 메모리(35)내에는 예컨데, 16개의 직렬 회로(22)가 있는 것으로 되어 있는데, 제5도의 구성에선 어떤 직렬회로(22)에서도 직렬엑세스 포트 SI 또는 SO의 한쪽밖에 사용되어 있지 않다고 생각한다.
멀티 포트 메모리(35)에선 같은 어드레스로 제어되는 직렬엑세스 포트 SI, SO의 N조의 입출력 포트가 만들어진다. 만일, 인력만의 포트 또는 출력만의 포트가 필요한 경우에는 직렬엑세스 포트 SI, SO의 한쪽을 사용하지 않게 된다. 직렬엑세스 포트 SI, SO의 짝은 공통으로 해서 입출력단으로 해도 되며, 또, 혹은 개별의 입력단과 출력단으로 해도 된다.
이 멀티 포트 메모리(35)의 기록 어드레스 ADW와 판독 어드레스 ADR를 제어하므로서 제1실시예에 도시되는 (1)-(4)의 기능이 실현된다.
제6도에는 상술한 제1실시예의 (1)로 나타내어지는 레지스터를 거쳐서 PE 23-26을 직렬접속한 상태가 도시되어 있다.
제6a도에 도시되는 멀티 포트 메모리(35)의 어드레스 영역 AR 1에 독립 어드레스 a-e를 중복되지 않게 선택한다. 이어서, 입력 포트 PI 1와 출력 포트 PO 5를 어드레스 e에 고정한다. 이하, 마찬가지로 해서 입력 포트 P 15와 출력 포트 PO 6을 어드레스 d에, 입력 포트 PI 6과 출력 포트 PO 7을 어드레스 c에 , 입력 포트 P 17과 출력 포트 P O8을 어드레스 b에, 입력 포트 P 18과 출력 포트 PO 1을 어드레스 a에 각각 고정한다.
이같은 구성에선 PE 23-26의 각각은 제6B도에 도시되듯이 어드레스 a-e의 각각에서 형성되는 1단의 레지스터(29)를 거쳐서 직렬 접속한 것과 같은 것으로 되며, 상술한 제1실시예의 (1)의 기능이 다해지게 된다.
또한, 제6b도중, (38), (39)는 단자이다.
제6도에 도시되는 구성은 단순한 직렬 접속이었는데 PE 23-26 또는 입출력 포트간에 지연회로, 버퍼 메모리 등을 넣고 싶을 경우가 있다. 이 경우에는 상술한 제1실시예의 (2), (3)에 나타내어지듯이 PE 23-26간에 지연회로, 버퍼 메모리 등에 대응하는 어드레스 영역을 설정하고, 이 어드레스 영역내를 순회토록 한다.
이러한 생각은 예컨데 제7도에 도시되듯이 PE 23-26간에 버퍼 메모리 30-32를 넣은 구성을 실현하고 싶을때 유효하다. 또한, 33, 34는 레지스터, 36, 37은 단자이다.
통상, 버퍼 메모리가 여러 가지 부분에 배치되어 있을 경우엔 최악의 케이스를 상정해서 각각의 메모리 치수를 결정해야 되는데, 이하와 같이 하면, 종래와 같은 메모리치수는 불요해진다.
제8도에 도시되는 멀티 포트 메모리(35)의 어드레스 영역 AR 2에 버퍼 메모리 36-32 용의 어드레스 영역으로서 어드레스 b-어드레스 g'까지를 설정하고, 이때에 입력 포트 P 15 의 어드레스 f, 입력 포트 P 16 및 출력 포트 PO 6의 어드레스 e, 입력포트 P 17 및 출력 포트 PO 7의 어드레스 d, 출력 포트 PO 8의 어드레스 c를 각각 설정한다.
그리고, 어드레스 b로부터 어드레스 g'까지의 어드레스 영역 AR 22내를 제8도 조망 B와 같이 순회시킨다. 또한 이 순회시, 어드레스 c, d, e, f는 각각 인클리멘트되어서 이동하지만, 다음식으로 나타내어지는 각 버퍼 메모리 30-32의 어드레스 영역AR30, AR32 가 각각 (0)로 되지 않게 제어한다. 이것은 어드레스의 추월을 감시하는 것으로 실현된다.
AR 30 = f-e
AR 31 = e-d
AR 32 = d-c
이 경우에는 어드레스 영역 AR30 - AR32를 적의하게 선택할 수 있으므로 멀티 포트 메모리(35)의 메모리 치수는 종래의 버퍼 메모리의 메모리 치수의 합보다 작게 될 수 있다는 이점이 있다. 특히, 화상신호를 파이프라인 처리하는 때 등을, 파이프의 흐름은 평균적으로는 일정이며, 직렬로 들어가는 버퍼 메모리의 어딘가 많을 때, 다른 곳에선 작을 것이므로 효과를 기대할 수 있다. 또한, a는 레지스퍼 33 즉, 입력 포트 P 18 및 출력 포트 P O1의 어드레스, b는 레지스터 34 즉, 입력 포트 P11 및 출력 포트 PO 5의 어드레스를 나타내고 있다.
제8도에 도시되는 버퍼링은 상술한 멀티 포트 메모리(35)의 어드레싱이 포트 수에 따른 사이클 수만큼 대기될 가능성이 있는 것에 대한 대책으로 된다. 또한 제8도에 도시되는 어드레스 d, e에선 입출력 포트 P 16, PO 6, P 17, PO 7의 어드레스를 같게하고 있다. 이것은 판독을 먼저 행하고 그후, 기록을 행한다는 것을 전제로 하고 있다. 이같은 전제를 갖고 싶지 않을 경우엔 그 어드레스 이상 떼놓으면 된다.
이어서, 제9도에는 PE 23-26의 병렬 접속의 구성이 도시되며, 제10도에선 멀티 포트 메모리(35)의 어드레스 영역 AR3에 있어서 제9도의 구성을 실현하고 있다. 제9도에 도시되듯이 버퍼 메모리(41-45)는 모두 개별로 사용되어 있는 것으로 하고 있다. 또, 46-48은 레지스터를 나타내며 49-56은 단자를 나타내고 있다.
제10도에 도시되듯이 어드레스 영역 AR 3에 있어서 버퍼 메모리 41 때문에 어드레스 v-y로 되는 어드레스 영역 AR 31을 설정하고 버퍼 메모리(42) 때문에 어드레스 r-u로 되는 어드레스 영역 AR 32를 설정하고, 버퍼 메모리(43) 때문에 어드레스 n-q로 되는 어드레스 영역 AR 33을 설정하고 버퍼 메모리 44 때문에 어드레스 h-k로 되는 어드레스 영역AR 34를 설정하고, 버퍼 메모리(45) 때문에 어드레스 a-d로 되는 어드레스 영역 AR 35를 설정하고 있다. 또한, 도면중, X, W는 버퍼 메모리(41)의 어드레스 영역 AR41을 설정함과 더블어 차례로 이동하는 어드레스를 나타내며, 이하 마찬가지로해서 t, s 는 버퍼 메모리 42의 어드레스 영역 AR 42를 설정함과 더불어 차례로 이동하는 어드레스를 나타내며, j, i 는 버퍼 메모리 44 의 어드레스 영역 ar 44를 설정함과 더불어 차례로 이동하는 어드레스를 나타내고 있다. 또한, 어드레스 m는 상술한 구성의 레지스터(46)을 나타내며, 어드레스 I는 상술한 구성의 레지스터(47)을 나타내며, 어드레스 e, f 는 상술한 구성의 레지스터(48)을 나타내고 있다.
어드레스 x, w, t, s, p, q, j, i, b, c 는 (x-w), (t-s), (p-q),(m-1), (j-i), (f-e), (c-b) 의 식으로 나타내어지는 어드레스 차가 0이 되지 않게 서로의 추월이 제어되어 있다.
제11도에 도시되는 어드레스 영역 AR 3은 시스템의 동작이 개시되어서 직후의 상태이다. 입출력 포트 P11 및 PO5, P 15 및 PO1 의 어드레스 x, w, t, s 는 조망 c에 나타나듯이 어드레스 영역(AR 21+AR32)내를 순회하므로 하한 어드레스 r측에서 상한 어드레스 y측으로 승순해서 순회하는 어드레스 x, w, t, s는 상한 어드레스 y에 도달하면 재차 하한 어드레스 r 로 되돌아가도록 된다. 이때문에 어드레스 영역 ( AR 31 + AR 32)에 있어서의 입출력 포트 P11 및 PO5, P 15 및 PO1의 어드레스 x, w, t, s는 제 12도에 도시되는 것같은 상태로 된다.
예컨데, 입력 포트 P11, 출력 포트 PO5의 어드레스 x, w 가 하한 어드레스, 예컨데 어드레스 r축으로부터 상한 어드레스, 예컨데 어드레스 y축으로 증가해서 이동한다. 또, 입력 포트 p 15의 어드레스 T 출력 포트 PO1의 어드레스 s도 또, 마찬가지로 해서 하한 어드레스 r부터 상한 어드레스 y에 인클리멘트해서 이동한다.
어드레스가 상한 어드레스 y에 도달하면 재차, 하한 어드레스 r로 되돌아가게 되어 있으므로 상술의 어드레스 x, w는 하한 어드레스 r측으로 이동하며, 또 어드레스 t, s는 상한 어드레스 y로 이동하는 것이며 이 상태가 제12도에 도시되어 있다.
제5도에 도시되는 멀티 포트 메모리(35)의 어드레스 제어는 각 입출력 포트 마다에 어드레스 발상기(60)을 구비하므로서 실현된다.
어드레스 발생기(60)은 이하의 원칙에 따라서 동작이 제어된다.
1. 기본적인 +1의 증가
2. 디지틀 신호저리에서 빈도가 높은 일정스텝 건너의 어드레스 증가
3. 지정된 범위에서 나오지 않게 상한 어드레스에 오거든 하한 어드레스로 되돌아갈 것
4. 지정된 범위내에 다른 어드레스 발상기의 지정범위가 겹칠때는 그 다른 어드레스를 추월케 하지 말 것
5. 리셋 또는 스타아트에 의해서 하한 어드레스로부터 시작할 것
어드레스 발생기(60)의 구성의 예를 제13도에 도시한다.
단자(61)에서 공급되는 상한 어드레스 ADUP가 래치(62)를 거쳐서 합성회로(63), 비교기(64)에 공급된다.
또, 단자(65)에서 공급되는 하한 어드레스 ADLW가 래치(66)을 거쳐서 합성회로(63), 가(67)에 공급된다. 그리고, 단자(68)에서 공급되는 스텝 ST, 예컨데, (ST=1)이 래치(69)를 거쳐서 가산기(70)에 공급된다.
가산기(70)에는 가산기(67)부터 어드레스값 ADO가 피이드백된다. 이 가산기(70)에서 현재의 어드레스값 ADO의 스텝 ST 가 가산되며, 래치(71)에 들여진다.
래치(71)은 상술의 가산기(70)과 더블어 어큐뮬레이터를 구성하는 것이며, 래치(71)에는 시스탬의 동작 개시시, 단자(72)를 거쳐서 공급되는 초기 리셋트 신호 RST가 공급되는 것에 의해서 내용이 클리어 된다.
이 래치(71)부터의 출력을 가산기(67)에 공급된다.
합성회로(63)에선 래치(62), (66)에서 공급되는 하한 어드레스 ADLW, 상한 어드레스 ADUP 가 가산된다. 그리고, 또한 단자(73)을 거쳐서 (1)이 가해지므로서 (상한 어드레스 ADUP - 하한 어드레스 ADLW + 1)의 값이 구해진다. 그리고, 이 값이 가산기 (67)에 공급된다.
가산기(67)은 모듈로 가산기이며, 상술의 (상한 어드레스 ADUP - 하한 어드레스 ADLW + 1)을 모듈로로 해서 어드레스 값 ADO를 구하는 것이다. 이 가산기(67)부터는 상술의 모듈로 가산으로 얻어지는 어드레스 값ADO가 단자(74)부터 출력된다. 상술과 같이 시스템의 동작개시시, 래치(71)은 내용이 클리어되고 있으므로 시스템의 동작 개시시에는 하한 어드레스 ADLW 가 어드레스 값 ADO로서 출력되어지게 된다. 가산기(67)에서 출력되는 어드레스 값(64)은 비교기(64), (75)에 각각 공급된다.
비교기 (64)에선 상한 어드레스 ADUP 와 어드레스 값 ADO와의 비교를 행하므로서 어드레스 값ADO 가 상한 어드레스 ADUP를 넘어서고 있는지 여부가 판단된다.
비교기(69)와 가산기(67)의 접속을 모듈로산을 시키는 지시로 된다.
비교기(75)는 단자(75)에서 공급되는 다른 입출력 포트의 어드레스 ADPA 이며, 상술의 어드레스 값 ADO 와 비교하는 것으로 추월유무가 판단된다. 만일, 추월이 발생할 것 같을때는 래치(71)에 제어신호를 출력해서 래치(71)의 내용을 홀드시켜서 어큘뮬레이트를 정지시킨다.
이 비교기(75)는 입출력 포트가N 포트 있을 경우, (N-1) 조의 비교가 필요해지는데, 마찬가지 어드레스 영역내에선 선행하는 입출력 포트의 어드레스만 일면 되므로 1 조여도 된다.
단자(77)에서 공급되는 신호 CE 는 같은 어드레스 영역 할당의 입출력 포트가 없을 때, 비교기(75)의 동작을 정지시키는 제어신호이다.
이 발명의 실시예에 의하면 종래, PE의 각각이 가지고 있는 메모리는 이 발명에선 멀티 포트 메모리(1), (35)를 공통적으로 사용할 수 있으므로 불요해진다. 이 경우, 메모리가 공용되므로 데이터의 중복을 방지할 수 있다. 또, PE 2-5 23-26 간에서 메모리 칫수를 융통할 수 있으므로 멀티 포트 메모리 (1), (35) 의 메모리 칫수는 종래의 PE 의 각각이 가지고 있는 메모리 칫수의 합보다 적어도 된다.
또, PE 2-5, 23-26 의 접속상태를 가변으로 할 수 있고 시방의 유연성, 범용성을 확보할 수 있음과 더불어 메모리의 사용법에 허비가 없고, 회로의 용장도를 낮게 할 수 있고, 따라서 범용성이 높고 용장도가 낮은 구조가 실현된다.
또한, 이 실시예의 설명에선 PE 2-5, 23-26 의 직렬, 병렬, 각각의 경우에 대해서 설명하고 있는데, 이 직렬, 병렬의 각 접속을 혼용해도 좋음은 물론이다. 또, 이 실시예의 설명에선 PE 2-5, 23-26 의 입력은 1개로 되어 있는데 이것에 한정되는 것은 아니며, 필요에 따라서 설정할 수 있음은 물론이다.
상술의 1실시예, 다른 실시예 더블어 멀티 포트 메모리(1), (35)를 데이타용에만 사용하고, 데이타에 대한 작용 및 효과를 나타내있는데, 이것에 한정되는 것은 아니며, 예컨데 프로그램 메모리 또는 테이블 메모리 등의 메모리를 동용해도 된다.
청구항(1) 내지 (4)의 발명에 관계하는 화상 신호 처리회로에 의하면, 종래, 각 처리기 소자가 갖고 있는 메모리는 멀티 포트 메모리로 대용되며, 이 경우, 메모리가 공용되므로 데이터의 중복 기억을 방지할 수 있다는 효과가 있다.
또, 처리기 소자에서 메모리 칫수를 융통할 수 있으므로 멀티 포트 메모리의 메모리 칫수는 종래 처리기 소자의 각각이 가지고 있는 메모리 칫수의 합보다 훨씬 적어도 된다는 효과가 있다. 처리기 소자의 구조를 가변으로 할 수 있고, 시방의 유연성, 범용성을 확보할 수 있음과 더불어 메모리의 사용법에 허비가 없고, 회로의 용장도를 낮게 할 수 있으며, 따라서 범용성이 높고 용장도가 낮은 구조가 실현된다는 효과가 있다.
청구항 (1)의 발명에선 화상 신호 처리회로를 레지스터로서 사용할 수 있다는 효과가 있다.
청구항(2)의 발명에선 화상 신호 처리 회로를 레지스터 또는 지연회로로서 사용할 수 있다는 효과가 있다.
청구항(3)의 발명에선 화상 신호 처리 회로를 버퍼 메모리로서 사용할 수 있다는 효과가 있다.
청구항(4)의 발명에선 화상 신호 처리 회로를 패턴 발생 회로로서 사용할 수 있다는 효과가 있다.
또, 실시예에 의하면 RAM에 복수의 직렬 회로를 배치하고, 복수의 직렬 엑세스 포트를 설치하므로서 멀티 포트 메모리의 복잡화, 대형화를 피할 수 있고, 실현의 가능성을 가일층 높힐 수 있다는 효과가 있다.

Claims (4)

  1. 복수의 연산 회로의 접속을 임의로 설정할 수 있는 화상 신호 처리 회로로서, 상기 연산 회로의 접속을 설정하기 위해서 복수의 계통의 입출력 포트를 가지며 임의의 기록 어드레스, 판독 어드레스를 설정할 수 있는 멀티 포트 메모리를 구비하며, 상기 멀티 포트 메모리의 기록 어드레스와 판독 어드레스를 동일 어드레스 값으로 한 것을 특징으로 하는 화상 신호 처리회로.
  2. 복수의 연산회로의 접속을 임의로 설정할 수 있는 회상 신호 처리 회로로서, 상기 연산 회로의 접속을 설정하기 위해서 복수의 계통의 입출력 포트를 가지며 임의의 기록 어드레스, 판독 어드레스를 설정할 수 있는 멀티 포트 메모리를 구비하며, 상기 멀티 포트 메모리에 제1의 어드레스를 설정함과 더불어 상기 제1의 어드레스에서 소정의 어드레스 간격, 떨어진 제2의 어드레스를 설정하고, 상기 제1의 어드레스 및 제2의 어드레스로 규정하고 어드레스 영역내에 상기 연산회로와 대응하는 상기 기록 어드레스 및/또는 판독 어드레스를 설정하고, 상기 기록 어드레스 및/또는 판독 어드레스의 어드레스 간격을 소정의 값으로 고정한 상태에서 상기 제1 및 제2의 어드레스간에서 상기 기록 어드레스 및/또는 판독 어드레스를 순회시키는 것을 특징으로 하는 화상 신호 처리 회로.
  3. 복수의 연산회로의 접속을 임의로 설정할 수 있는 화상 신호 처리 회로로서, 상기 연산 회로의 접속을 설정하기 위해서 복수의 계통의 입출력 포트를 가지며 임의의 기록 어드레스, 판독 어드레스를 설정할 수 있는 멀티 포트 메모리를 구비하며, 상기 멀티 포트 메모리에 제1의 어드레스를 설정함과 더불어 상기 제1의 어드레스에서 소정의 어드레스 간격, 떨어진 제2의 어드레스를 설정하고, 상기 기록 어드레스 및/또는 판독 어드레스의 어드레스 간격을 가변으로 함과 더불어, 상기 판독 어드레스 및/또는 상기 기록 어드레스의 한쪽이 다른쪽을 추월하지 않게 한 상태에서 상기 제1 및 제2의 어드레스간에서 상기 기록 어드레스 및/또는 판독 어드레스를 순회시키는 것을 특징으로 하는 화상 신호 처리 회로.
  4. 복수의 연산회로의 접속을 설정하기 위해서 복수의 계통의 입출력 포트를 가지며 임의의 기록 어드레스, 판독 어드레스를 설정할 수 있는 멀티 포트 메모리를 구비하며, 상기 멀티 포트 메모리에 제1의 어드레스를 설정함과 더불어 상기 제1의 어드레스에서 소정의 어드레스 간격, 떨어진 제2의 어드레스를 설정하고, 상기 제1의 어드레스 및 제2의 어드레스로 규정되는 어드레스 영역내의 데이타를 반복해서 판독하는 것을 특징으로 하는 화상 처리 회로.
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