JPH03218553A - Ｄｍａ伝送データ受信装置 - Google Patents
Ｄｍａ伝送データ受信装置Info
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- JPH03218553A JPH03218553A JP2051973A JP5197390A JPH03218553A JP H03218553 A JPH03218553 A JP H03218553A JP 2051973 A JP2051973 A JP 2051973A JP 5197390 A JP5197390 A JP 5197390A JP H03218553 A JPH03218553 A JP H03218553A
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 149
- 238000000034 method Methods 0.000 claims description 13
- 230000005856 abnormality Effects 0.000 claims description 5
- 230000002159 abnormal effect Effects 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
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- 230000003111 delayed effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はＤＭＡ方式で伝送データを受信し、自身のＲＡ
Ｍに転送する装置、特に高速なデータ転送を可能とする
ＤＭＡ伝送データ受信装置に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
Ｍに転送する装置、特に高速なデータ転送を可能とする
ＤＭＡ伝送データ受信装置に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
第３図は従来のこの種のＤＭＡ伝送データ受信装置の構
成例を示す。同図においては受信データｌがあると、伝
送制御用ＬＳｉ０４がＤＭＡリクエスト信号２Ｄ−ｔ−
ＤＭＡ制御回路０３に出し、このＤＭＡｗＩＩ１１回路
０３がＤＭＡアクノレッジ信号３Ｄを伝送制御用ＬＳｉ
０４に返した後に、伝送制御用ＬＳｉ０４が当該の受信
データ１をデータバス７を介し伝送データ０２Ｄとして
ＲＡＭＯ２に転送する構成になっていた。 また伝送エラー発生時の対応としては、伝送エラー発生
時、伝送制御用ＬＳｉ０４が割込５によりＣ Ｐ ＵＯ
Ｉにこのことを通知して、Ｃ Ｐ ＵＯＩがＤＭＡの動
作を止めるか、或はプログラムによりＣＰＵＯＩが受信
データの伝文長チェックを行う等、アプリケーションレ
ベルで対応する方法がとられていた。 なお伝送制御用ＬＳｉ０４は例えば８ビット（パラレル
）単位の受信データ１を受信するつど、この受信データ
１の伝送状態を示す後述の伝送ステータス０２Ｓを作る
が、Ｃ Ｐ ＵＯＩは必要に応じてこの伝送ステータス
を読込むのみであった。
成例を示す。同図においては受信データｌがあると、伝
送制御用ＬＳｉ０４がＤＭＡリクエスト信号２Ｄ−ｔ−
ＤＭＡ制御回路０３に出し、このＤＭＡｗＩＩ１１回路
０３がＤＭＡアクノレッジ信号３Ｄを伝送制御用ＬＳｉ
０４に返した後に、伝送制御用ＬＳｉ０４が当該の受信
データ１をデータバス７を介し伝送データ０２Ｄとして
ＲＡＭＯ２に転送する構成になっていた。 また伝送エラー発生時の対応としては、伝送エラー発生
時、伝送制御用ＬＳｉ０４が割込５によりＣ Ｐ ＵＯ
Ｉにこのことを通知して、Ｃ Ｐ ＵＯＩがＤＭＡの動
作を止めるか、或はプログラムによりＣＰＵＯＩが受信
データの伝文長チェックを行う等、アプリケーションレ
ベルで対応する方法がとられていた。 なお伝送制御用ＬＳｉ０４は例えば８ビット（パラレル
）単位の受信データ１を受信するつど、この受信データ
１の伝送状態を示す後述の伝送ステータス０２Ｓを作る
が、Ｃ Ｐ ＵＯＩは必要に応じてこの伝送ステータス
を読込むのみであった。
しかしながら、前述の方法では、データの転送速度が上
がるにつれて、Ｃ Ｐ ＵＯＩによる伝送エラーの認識
が遅れることが考えられ、その他の伝送ステータスも含
めた処理は不可能であった。 そこで本発明は、高速でのＤＭＡ転送に際して、処理遅
れを生じる事なく、個別の受信データに１対１にて対応
している伝送ステータスを詳細に監視できるＤＭＡ伝送
データ受信装置を提供することを課題とする。
がるにつれて、Ｃ Ｐ ＵＯＩによる伝送エラーの認識
が遅れることが考えられ、その他の伝送ステータスも含
めた処理は不可能であった。 そこで本発明は、高速でのＤＭＡ転送に際して、処理遅
れを生じる事なく、個別の受信データに１対１にて対応
している伝送ステータスを詳細に監視できるＤＭＡ伝送
データ受信装置を提供することを課題とする。
前記の課題を解決するためにこの第１発明の装置は、Ｄ
ＭＡ方式により伝送データ（受信データ１など）を受信
し、自身のＲＡＭ （ＳＲＡＭ０２など）へ転送するＤ
ＭＡ伝送データ受信装置において、 前記伝送データの受信時、その伝送データの伝送状態を
示す情報としての伝送ステータス（０２３など）を作る
と共に、ＤＭＡリクエスト信号（２Ｓなど）を出力する
伝送制御手段（伝送制御用ＬＳｉ０４など）と、 前記ＤＭＡリクエスト信号をステータス用ＤＭＡリクエ
スト信号（２Ｓ）とデータ用ＤＭＡリクエスト信号（２
０など）とに分離するリクエスト信号分離手段（ラッチ
回路０５など）と、組となる前記ステータス用ＤＭＡリ
クエスト信号およびデータ用ＤＭＡリクエスト信号に応
じてそれぞれ組となるステータス用ＤＭＡアクノレッジ
信号（３Ｓなど）およびデータ用ＤＭＡアクノレッジ信
号（３０など）を作成し出力するＤＭＡ制御手段（ＤＭ
Ａ制御回路０３など）と、を備え、前記伝送制御手段は
組となる前記ステータス用ＤＭＡアクノレッジ信号およ
びデータ用ＤＭＡアクノレッジ信号に応じてそれぞれ組
となる前記伝送ステータスおよび伝送データを前記ＲＡ
Ｍへ転送するものであるようにするものとする。 またこの第２発明の装置は、ＤＭＡ方式により伝送デー
タ（受信データ１など）を受信し、自身のＲＡＭ （Ｓ
ＲＡＭ０２など）へ転送するＤＭＡ伝送データ受信装置
において、 前記伝送データの受信時、その伝送データの伝送状態を
示す情報としての伝送ステータス（０２３など）を作る
と共に、ＤＭＡリクエスト信号（２Ｓなど）を出力する
伝送制御手段（伝送制御用ＬＳｉ０４など）と、 前記ＤＭＡリクエスト信号をステータス用ＤＭＡリクエ
スト信号（２Ｓ）とデータ用ＤＭＡリクエスト信号（２
０など）とに分離するリクエスト信号分離手段（ラッチ
回路０５など）と、組となる前記ステータス用ＤＭＡリ
クエスト信号およびデータ用ＤＭＡリクエスト信号に応
じてそれぞれ組となるステータス用ＤＭＡアクノレッジ
信号（３５など）およびデータ用ＤＭＡアクノレンジ信
号（３０など）を作成し出力するＤＭＡ制御手段（ＤＭ
Ａ制御回路０３など）と、を備え、前記伝送制御手段は
組となる前記ステータス用ＤＭＡアクノレッジ信号およ
びデータ用ＤＭＡアクノレッジ信号に応じてそれぞれ組
となる前記伝送ステータスおよび伝送データを前記ＲＡ
Ｍへ転送すると共に、前記伝送データにエラーがある旨
を示す前記伝送ステータス（以下エラー伝送ステータス
という）を前記ＲＡＭへ転送し、このＤＭＡ伝送データ
受信装置はさらに前記ＲＡＭへ転送される前記エラー伝
送ステータスを識別して最優先割込信号（ＮＭｉ割込５
Ａなど）を出力するエラー伝送ステータス識別手段（エ
ラー識別回路０６など）と、 前記最優先割込信号に基づいてエラー状態リセット信号
（１１など）を出力して前記伝送制御手段のエラー状態
をリセットすると共に、アイドル時に前記ＲＡＭ内の伝
送ステータスを検査して、異常を示す該伝送ステータス
と組をなす前記ＲＡＭ内の伝送データ（０２Ｄなど）を
異常として処理するＣＰＵ （旧など）と、を備えたも
のとする。
ＭＡ方式により伝送データ（受信データ１など）を受信
し、自身のＲＡＭ （ＳＲＡＭ０２など）へ転送するＤ
ＭＡ伝送データ受信装置において、 前記伝送データの受信時、その伝送データの伝送状態を
示す情報としての伝送ステータス（０２３など）を作る
と共に、ＤＭＡリクエスト信号（２Ｓなど）を出力する
伝送制御手段（伝送制御用ＬＳｉ０４など）と、 前記ＤＭＡリクエスト信号をステータス用ＤＭＡリクエ
スト信号（２Ｓ）とデータ用ＤＭＡリクエスト信号（２
０など）とに分離するリクエスト信号分離手段（ラッチ
回路０５など）と、組となる前記ステータス用ＤＭＡリ
クエスト信号およびデータ用ＤＭＡリクエスト信号に応
じてそれぞれ組となるステータス用ＤＭＡアクノレッジ
信号（３Ｓなど）およびデータ用ＤＭＡアクノレッジ信
号（３０など）を作成し出力するＤＭＡ制御手段（ＤＭ
Ａ制御回路０３など）と、を備え、前記伝送制御手段は
組となる前記ステータス用ＤＭＡアクノレッジ信号およ
びデータ用ＤＭＡアクノレッジ信号に応じてそれぞれ組
となる前記伝送ステータスおよび伝送データを前記ＲＡ
Ｍへ転送するものであるようにするものとする。 またこの第２発明の装置は、ＤＭＡ方式により伝送デー
タ（受信データ１など）を受信し、自身のＲＡＭ （Ｓ
ＲＡＭ０２など）へ転送するＤＭＡ伝送データ受信装置
において、 前記伝送データの受信時、その伝送データの伝送状態を
示す情報としての伝送ステータス（０２３など）を作る
と共に、ＤＭＡリクエスト信号（２Ｓなど）を出力する
伝送制御手段（伝送制御用ＬＳｉ０４など）と、 前記ＤＭＡリクエスト信号をステータス用ＤＭＡリクエ
スト信号（２Ｓ）とデータ用ＤＭＡリクエスト信号（２
０など）とに分離するリクエスト信号分離手段（ラッチ
回路０５など）と、組となる前記ステータス用ＤＭＡリ
クエスト信号およびデータ用ＤＭＡリクエスト信号に応
じてそれぞれ組となるステータス用ＤＭＡアクノレッジ
信号（３５など）およびデータ用ＤＭＡアクノレンジ信
号（３０など）を作成し出力するＤＭＡ制御手段（ＤＭ
Ａ制御回路０３など）と、を備え、前記伝送制御手段は
組となる前記ステータス用ＤＭＡアクノレッジ信号およ
びデータ用ＤＭＡアクノレッジ信号に応じてそれぞれ組
となる前記伝送ステータスおよび伝送データを前記ＲＡ
Ｍへ転送すると共に、前記伝送データにエラーがある旨
を示す前記伝送ステータス（以下エラー伝送ステータス
という）を前記ＲＡＭへ転送し、このＤＭＡ伝送データ
受信装置はさらに前記ＲＡＭへ転送される前記エラー伝
送ステータスを識別して最優先割込信号（ＮＭｉ割込５
Ａなど）を出力するエラー伝送ステータス識別手段（エ
ラー識別回路０６など）と、 前記最優先割込信号に基づいてエラー状態リセット信号
（１１など）を出力して前記伝送制御手段のエラー状態
をリセットすると共に、アイドル時に前記ＲＡＭ内の伝
送ステータスを検査して、異常を示す該伝送ステータス
と組をなす前記ＲＡＭ内の伝送データ（０２Ｄなど）を
異常として処理するＣＰＵ （旧など）と、を備えたも
のとする。
個別の受信データ毎に作られる伝送ステータスを、各個
別の受信データとペアでＲＡＭに転送し、重要エラーの
みＮＭｉ割込を発生させ、このＮＭｉ割込の中で、伝送
制御用ＬＳｉのエラー状態をリセットする処理のみを行
って、直ちにＤＭＡ転送を再開させることでまず高速の
一連のＤＭＡ転送を終了させ、こののちＣＰＵがＲＡＭ
に転送された各データに対応する伝送ステータスの詳細
な判定をレベルの低いアイドルタスクにて行う事により
、高速ＤＭＡ伝送のステータス監視を実現する。
別の受信データとペアでＲＡＭに転送し、重要エラーの
みＮＭｉ割込を発生させ、このＮＭｉ割込の中で、伝送
制御用ＬＳｉのエラー状態をリセットする処理のみを行
って、直ちにＤＭＡ転送を再開させることでまず高速の
一連のＤＭＡ転送を終了させ、こののちＣＰＵがＲＡＭ
に転送された各データに対応する伝送ステータスの詳細
な判定をレベルの低いアイドルタスクにて行う事により
、高速ＤＭＡ伝送のステータス監視を実現する。
以下第１図および第２図に基づいて本発明の実施例を説
明する。第１図は本発明の構成の実施例としてのブロッ
ク回路図である。同図においては各８ビット（パラレル
）単位の受信データ１を受信すると、そのつど伝送制御
用ＬＳｉ０４からＤＭＡ制御回路０３に対して、ステー
タス用のＤＭＡリクエスト信号２Ｓが発生する。これに
応じてＤＭＡ制御回路０３はステータス用のＤＭＡアク
ノレッジ信号３Ｓを伝送制御用ＬＳｉ０４に返す。 ところで前記ステータス用のＤＭＡリクエスト信号２Ｓ
はラッチ回路０５にも与えられ、このラッチ回路０５は
続いてデータ用のＤＭＡリクエスト信号２０ ＠ＤＭＡ
制御回路０３に与える。これに応じてＤＭＡ制御回路０
３はデータ用のＤＭＡアクノレッジ信号３Ｄを伝送制御
用ＬＳｉ０４に返す。 これにより伝送制御用ＬＳｉ０４は前記ステータス用Ｄ
ＭＡアクノレッジ信号３Ｓの入力のタイミングに合せて
、データバス７を介し、当該の（個別の）受信データに
ついての伝送ステータス０２Ｓをエラー認識回路０６を
経由して、また前記データ用ＤＭＡアクノレッジ信号３
Ｄの入力のタイミングに合せて当該の受信データ１を伝
送データ０２ロとして直接、ＳＲＡＭＯＺ中のそれぞれ
対応する格納領域へ転送する。 なお前記ステータス用のＤＭＡアクノレッジ信号３Ｓは
前記のエラー認識回路０６にも与えられるので、このエ
ラー認識回路ｏ６はこのＤＭＡアクノレッジ信号３ｓの
発せられた時のみ、データバス７上の信号（つまり伝送
ステータス０２Ｓ）を認識し、当該の伝送ステータス０
２Ｓに異常があることが示されていれば、ＮＭｉ割込（
最優先割込）５ＡをＣ Ｐ ＵＯＩに発する。 Ｃ Ｐ ＵＯＩはこのＮＭｉ割込５Ａに応じて後述のよ
うにエラー状態リセット信号１ｌを伝送制御用ＬＳｉ０
４に与えそのエラー受信状態を解除するので、伝送制御
用ＬＳｉは直ちに次の受信データ１の受信を再開できる
。また前記データ用のＤＭＡアクノレッジ信号３Ｄはラ
ッチ回路０５に与えられてこのラッチ回路０５をリセッ
トすることで、同様に次の受信データｌの受信を可能と
する。 このようにして第１図の回路では伝送エラーの有無に関
わりなく高速に一連のＤＭＡ転送が実行され、各受信デ
ータ１（＝伝送データ０２０）とこのデータに対応する
伝送ステータス０２Ｓとが順次ＳＲＡＭＯ２に転送され
る。ＣＰＵＯＩはアイドル時、従ってこの一連のＤＭＡ
転送後、次に述べるようにこのＳＲＡＭＯ２中の伝送ス
テータス０２Ｓを調べる。 第２図は第１図のＣ Ｐ
ＵＯＩが実行する要部の手順の実施例を示す。なお以下
３１〜Ｓｌｌの符号は第２図中のステップを示す。同図
（Ｂ）のＮ Ｍ ｉ割込処理では、Ｃ Ｐ ＵＯＩは前
述のように伝送制御用ＬＳｉ０４に対しエラー状態のリ
セット処理のみを行う（ Ｓ １１）。一方、同図（Ａ
）のアイドル処理では、受信データｌが有るとき（Ｓ１
，分岐Ｙ）、この受信データ１のチェックは行わず、Ｄ
ＭＡによりＳＲＡＭＯ２に転送された伝送ステータス０
２Ｓのみ常時監視する（Ｓ２）。そしてステータス０２
Ｓの異常を検出した時（Ｓ３，分岐Ｙ）、このステータ
ス０２ＳとベアでＳＲＡＭＯ２上に転送されている伝送
データ０２０を異常と見なし、上位のＣＰＵに詳細情報
を通知する（Ｓ４）。
明する。第１図は本発明の構成の実施例としてのブロッ
ク回路図である。同図においては各８ビット（パラレル
）単位の受信データ１を受信すると、そのつど伝送制御
用ＬＳｉ０４からＤＭＡ制御回路０３に対して、ステー
タス用のＤＭＡリクエスト信号２Ｓが発生する。これに
応じてＤＭＡ制御回路０３はステータス用のＤＭＡアク
ノレッジ信号３Ｓを伝送制御用ＬＳｉ０４に返す。 ところで前記ステータス用のＤＭＡリクエスト信号２Ｓ
はラッチ回路０５にも与えられ、このラッチ回路０５は
続いてデータ用のＤＭＡリクエスト信号２０ ＠ＤＭＡ
制御回路０３に与える。これに応じてＤＭＡ制御回路０
３はデータ用のＤＭＡアクノレッジ信号３Ｄを伝送制御
用ＬＳｉ０４に返す。 これにより伝送制御用ＬＳｉ０４は前記ステータス用Ｄ
ＭＡアクノレッジ信号３Ｓの入力のタイミングに合せて
、データバス７を介し、当該の（個別の）受信データに
ついての伝送ステータス０２Ｓをエラー認識回路０６を
経由して、また前記データ用ＤＭＡアクノレッジ信号３
Ｄの入力のタイミングに合せて当該の受信データ１を伝
送データ０２ロとして直接、ＳＲＡＭＯＺ中のそれぞれ
対応する格納領域へ転送する。 なお前記ステータス用のＤＭＡアクノレッジ信号３Ｓは
前記のエラー認識回路０６にも与えられるので、このエ
ラー認識回路ｏ６はこのＤＭＡアクノレッジ信号３ｓの
発せられた時のみ、データバス７上の信号（つまり伝送
ステータス０２Ｓ）を認識し、当該の伝送ステータス０
２Ｓに異常があることが示されていれば、ＮＭｉ割込（
最優先割込）５ＡをＣ Ｐ ＵＯＩに発する。 Ｃ Ｐ ＵＯＩはこのＮＭｉ割込５Ａに応じて後述のよ
うにエラー状態リセット信号１ｌを伝送制御用ＬＳｉ０
４に与えそのエラー受信状態を解除するので、伝送制御
用ＬＳｉは直ちに次の受信データ１の受信を再開できる
。また前記データ用のＤＭＡアクノレッジ信号３Ｄはラ
ッチ回路０５に与えられてこのラッチ回路０５をリセッ
トすることで、同様に次の受信データｌの受信を可能と
する。 このようにして第１図の回路では伝送エラーの有無に関
わりなく高速に一連のＤＭＡ転送が実行され、各受信デ
ータ１（＝伝送データ０２０）とこのデータに対応する
伝送ステータス０２Ｓとが順次ＳＲＡＭＯ２に転送され
る。ＣＰＵＯＩはアイドル時、従ってこの一連のＤＭＡ
転送後、次に述べるようにこのＳＲＡＭＯ２中の伝送ス
テータス０２Ｓを調べる。 第２図は第１図のＣ Ｐ
ＵＯＩが実行する要部の手順の実施例を示す。なお以下
３１〜Ｓｌｌの符号は第２図中のステップを示す。同図
（Ｂ）のＮ Ｍ ｉ割込処理では、Ｃ Ｐ ＵＯＩは前
述のように伝送制御用ＬＳｉ０４に対しエラー状態のリ
セット処理のみを行う（ Ｓ １１）。一方、同図（Ａ
）のアイドル処理では、受信データｌが有るとき（Ｓ１
，分岐Ｙ）、この受信データ１のチェックは行わず、Ｄ
ＭＡによりＳＲＡＭＯ２に転送された伝送ステータス０
２Ｓのみ常時監視する（Ｓ２）。そしてステータス０２
Ｓの異常を検出した時（Ｓ３，分岐Ｙ）、このステータ
ス０２ＳとベアでＳＲＡＭＯ２上に転送されている伝送
データ０２０を異常と見なし、上位のＣＰＵに詳細情報
を通知する（Ｓ４）。
本第１発明によれば、ＤＭＡ方式により伝送データとし
ての受信データｌを受信し、自身のＳＲＡＭＯ２へ転送
するＤＭＡ伝送データ受信装置において、 前記伝送データ１の受信時、その伝送データの伝送状態
を示す情報としての伝送ステータス０２５を作ると共に
、ＤＭＡリクエスト信号２Ｓを出力する伝送制御用ＬＳ
ｉ０４と、 前記ＤＭＡリクエスト信号２Ｓをステータス用ＤＭＡリ
クエスト信号２Ｓとデータ用ＤＭＡリクエスト信号３Ｄ
とに分離するラッチ回路０５と、組となる前記ステータ
ス用ＤＭＡリクエスト信号２Ｓおよびデータ用ＤＭＡリ
クエスト信号２Ｄに応じてそれぞれ組となるステータス
用ＤＭＡアクノレッジ信号３Ｓおよびデータ用ＤＭＡア
クノレッジ信号３Ｄを作成し出力するＤＭＡ制御回路０
３と、を傭え、 前記伝送制御用ＬＳｉ０４は組となる前記ステータス用
ＤＭＡアクノレッジ信号３Ｓおよびデータ用ＤＭＡアク
ノレッジ信号３Ｄに応じてそれぞれ組となる前記伝送ス
テータス０２Ｓおよび伝送データ０２０を前記ＳＲＡＭ
Ｏ２へ転送するものであるようにし、 また本第２発明によれば、ＤＭＡ方式により伝送データ
としての受信データｌを受信し、自身のＳＲＡＭＯ２へ
転送するＤＭＡ伝送データ受信装置において、 前記伝送データ１の受信時、その伝送データの伝送状態
を示す情報としての伝送ステータス０２５を作ると共に
、ＤＭＡリクエスト信号２Ｓを出力する伝送制御用ＬＳ
ｉ０４と、 前記ＤＭＡリクエスト信号２Ｓをステータス用ＤＭＡリ
クエスト信号２Ｓとデータ用ＤＭＡリクエスト信号３Ｄ
とに分離するラッチ回路０５と、組となる前記ステータ
ス用ＤＭＡリクエスト信号２Ｓおよびデータ用ＤＭＡリ
クエスト信号２Ｄに応じてそれぞれ組となるステータス
用ＤＭＡアクノレッジ信号３Ｓおよびデータ用ＤＭＡア
クノレッジ信号３Ｄを作成し出力するＤＭＡ制御回路０
３と、を備え、 前記伝送制御用ＬＳｉ０４は組となる前記ステータス用
ＤＭＡアクノレッジ信号３Ｓおよびデータ用ＤＭＡアク
ノレッジ信号３Ｄに応じてそれぞれ組となる前記伝送ス
テータス０２Ｓおよび伝送データ０２Ｄを前記ＳＲＡＭ
Ｏ２へ転送すると共に、前δｉ伝送データ０２Ｄにエラ
ーがある旨を示す前記伝達ステータス０２Ｓ（以下エラ
ー伝送ステータスというを前記ＳＲＡＭＯ２へ転送し、 このＤＭＡ伝送データ受信装置はさらに前記ＳＲＡＭＯ
２へ転送される前記エラー伝送ステータス０２５を識別
してＮＭｉ割込５Ａを出力するエラー識別回路０６と、 前記ＮＭｉ割込５Ａに基づいてエラー状態リセ７ト信号
１１を出力して前記伝送制御ＬＳｉ０４のエラー状態を
リセットすると共に、アイドル時に前記ＳＲＡＭＯ２内
の伝送ステータス０２Ｓを検査して異常を示す該伝送ス
テータス０２Ｓと組をなす前記ＳＲＡＭＯ２内の伝送デ
ータ０２０を異常として処理するＣ Ｐ ＵＯＩと、を
備えたものとしたので、従来、難しかった伝送ステータ
スを、システムの負荷を上げる事なく、かつ１バイトの
チェック漏れもなく監視する事に成功した。
ての受信データｌを受信し、自身のＳＲＡＭＯ２へ転送
するＤＭＡ伝送データ受信装置において、 前記伝送データ１の受信時、その伝送データの伝送状態
を示す情報としての伝送ステータス０２５を作ると共に
、ＤＭＡリクエスト信号２Ｓを出力する伝送制御用ＬＳ
ｉ０４と、 前記ＤＭＡリクエスト信号２Ｓをステータス用ＤＭＡリ
クエスト信号２Ｓとデータ用ＤＭＡリクエスト信号３Ｄ
とに分離するラッチ回路０５と、組となる前記ステータ
ス用ＤＭＡリクエスト信号２Ｓおよびデータ用ＤＭＡリ
クエスト信号２Ｄに応じてそれぞれ組となるステータス
用ＤＭＡアクノレッジ信号３Ｓおよびデータ用ＤＭＡア
クノレッジ信号３Ｄを作成し出力するＤＭＡ制御回路０
３と、を傭え、 前記伝送制御用ＬＳｉ０４は組となる前記ステータス用
ＤＭＡアクノレッジ信号３Ｓおよびデータ用ＤＭＡアク
ノレッジ信号３Ｄに応じてそれぞれ組となる前記伝送ス
テータス０２Ｓおよび伝送データ０２０を前記ＳＲＡＭ
Ｏ２へ転送するものであるようにし、 また本第２発明によれば、ＤＭＡ方式により伝送データ
としての受信データｌを受信し、自身のＳＲＡＭＯ２へ
転送するＤＭＡ伝送データ受信装置において、 前記伝送データ１の受信時、その伝送データの伝送状態
を示す情報としての伝送ステータス０２５を作ると共に
、ＤＭＡリクエスト信号２Ｓを出力する伝送制御用ＬＳ
ｉ０４と、 前記ＤＭＡリクエスト信号２Ｓをステータス用ＤＭＡリ
クエスト信号２Ｓとデータ用ＤＭＡリクエスト信号３Ｄ
とに分離するラッチ回路０５と、組となる前記ステータ
ス用ＤＭＡリクエスト信号２Ｓおよびデータ用ＤＭＡリ
クエスト信号２Ｄに応じてそれぞれ組となるステータス
用ＤＭＡアクノレッジ信号３Ｓおよびデータ用ＤＭＡア
クノレッジ信号３Ｄを作成し出力するＤＭＡ制御回路０
３と、を備え、 前記伝送制御用ＬＳｉ０４は組となる前記ステータス用
ＤＭＡアクノレッジ信号３Ｓおよびデータ用ＤＭＡアク
ノレッジ信号３Ｄに応じてそれぞれ組となる前記伝送ス
テータス０２Ｓおよび伝送データ０２Ｄを前記ＳＲＡＭ
Ｏ２へ転送すると共に、前δｉ伝送データ０２Ｄにエラ
ーがある旨を示す前記伝達ステータス０２Ｓ（以下エラ
ー伝送ステータスというを前記ＳＲＡＭＯ２へ転送し、 このＤＭＡ伝送データ受信装置はさらに前記ＳＲＡＭＯ
２へ転送される前記エラー伝送ステータス０２５を識別
してＮＭｉ割込５Ａを出力するエラー識別回路０６と、 前記ＮＭｉ割込５Ａに基づいてエラー状態リセ７ト信号
１１を出力して前記伝送制御ＬＳｉ０４のエラー状態を
リセットすると共に、アイドル時に前記ＳＲＡＭＯ２内
の伝送ステータス０２Ｓを検査して異常を示す該伝送ス
テータス０２Ｓと組をなす前記ＳＲＡＭＯ２内の伝送デ
ータ０２０を異常として処理するＣ Ｐ ＵＯＩと、を
備えたものとしたので、従来、難しかった伝送ステータ
スを、システムの負荷を上げる事なく、かつ１バイトの
チェック漏れもなく監視する事に成功した。
第１図は本発明の実施例としての構成を示すプロック回
路図、 第２図は第１図のＣＰＵの要部動作を示すフローチャー
ト、 第３図は第１図に対応する従来の回路図である。 ０１： ＣＰＵ，０２： ＳＲＡＭ．．０２０ ：伝
送テータ、０２Ｓ：伝送ステータス、０３ ： ＤＭＡ
ＩＩＪ？Ｉ［Ｆ、０４：伝送制御用ＬＳｉ，ｏ５：ラッ
チ回路、０６：エラー認識回路、１：受信データ、２Ｓ
：ステータス用ＤＭＡリクエスト（信号）、２Ｄ ：
データ用ＤＭＡリクエスト（信号）、３Ｓ ：ステータ
ス用ＤＭＡアクノレッジ（信号）、３０ ：データ用Ｄ
ＭＡアクノレッジ（信号）、５Ａ：ＮＭｉ割込（信号）
、７：データパス、１１：エラー状態リセットｔ＝号。 オ １ 図 （Ａ） オ ２ 図
路図、 第２図は第１図のＣＰＵの要部動作を示すフローチャー
ト、 第３図は第１図に対応する従来の回路図である。 ０１： ＣＰＵ，０２： ＳＲＡＭ．．０２０ ：伝
送テータ、０２Ｓ：伝送ステータス、０３ ： ＤＭＡ
ＩＩＪ？Ｉ［Ｆ、０４：伝送制御用ＬＳｉ，ｏ５：ラッ
チ回路、０６：エラー認識回路、１：受信データ、２Ｓ
：ステータス用ＤＭＡリクエスト（信号）、２Ｄ ：
データ用ＤＭＡリクエスト（信号）、３Ｓ ：ステータ
ス用ＤＭＡアクノレッジ（信号）、３０ ：データ用Ｄ
ＭＡアクノレッジ（信号）、５Ａ：ＮＭｉ割込（信号）
、７：データパス、１１：エラー状態リセットｔ＝号。 オ １ 図 （Ａ） オ ２ 図
Claims (1)
- 【特許請求の範囲】 １）ＤＭＡ方式により伝送データを受信し、自身のＲＡ
Ｍへ転送するＤＭＡ伝送データ受信装置において、 前記伝送データの受信時、その伝送データの伝送状態を
示す情報としての伝送ステータスを作ると共に、ＤＭＡ
リクエスト信号を出力する伝送制御手段と、 前記ＤＭＡリクエスト信号をステータス用ＤＭＡリクエ
スト信号とデータ用ＤＭＡリクエスト信号とに分離する
リクエスト信号分離手段と、組となる前記ステータス用
ＤＭＡリクエスト信号およびデータ用ＤＭＡリクエスト
信号に応じてそれぞれ組となるステータス用ＤＭＡアク
ノレッジ信号およびデータ用ＤＭＡアクノレッジ信号を
作成し出力するＤＭＡ制御手段と、を備え、前記伝送制
御手段は組となる前記ステータス用ＤＭＡアクノレッジ
信号およびデータ用ＤＭＡアクノレッジ信号に応じてそ
れぞれ組となる前記伝送ステータスおよび伝送データを
前記ＲＡＭへ転送するものであるようにしたことを特徴
とするＤＭＡ伝送データ受信装置。 ２）ＤＭＡ方式により伝送データを受信し、自身のＲＡ
Ｍへ転送するＤＭＡ伝送データ受信装置において、 前記伝送データの受信時、その伝送データの伝送状態を
示す情報としての伝送ステータスを作ると共に、ＤＭＡ
リクエスト信号を出力する伝送制御出力と、 前記ＤＭＡリクエスト信号をステータス用ＤＭＡリクエ
スト信号とデータ用ＤＭＡリクエスト信号とに分離する
リクエスト信号分離手段と、組となる前記ステータス用
ＤＭＡリクエスト信号およびデータ用ＤＭＡリクエスト
信号に応じてそれぞれ組となるステータス用ＤＭＡアク
ノレッジ信号およびデータ用ＤＭＡアクノレッジ信号を
作成し出力するＤＭＡ制御手段と、を備え、前記伝送制
御手段は組となる前記ステータス用ＤＭＡアクノレッジ
信号およびデータ用ＤＭＡアクノレッジ信号に応じてそ
れぞれ組となる前記伝送ステータスおよび伝送データを
前記ＲＡＭへ転送すると共に、前記伝送データにエラー
がある旨を示す前記伝送ステータス（以下エラー伝送ス
テータスという）を前記ＲＡＭへ転送し、 このＤＭＡ伝送データ受信装置はさらに前記ＲＡＭへ転
送される前記エラー伝送ステータスを識別して最優先割
込信号を出力するエラー伝送ステータス識別手段と、 前記最優先割込信号に基づいてエラー状態リセット信号
を出力して前記伝送制御手段のエラー状態をリセットす
ると共に、アイドル時に前記ＲＡＭ内の伝送ステータス
を検査して、異常を示す該伝送ステータスと組をなす前
記ＲＡＭ内の伝送データを異常として処理するＣＰＵと
、を備えたことを特徴とするＤＭＡ伝送データ受信装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2051973A JP2642760B2 (ja) | 1989-11-29 | 1990-03-03 | Ｄｍａ伝送データ受信装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-310051 | 1989-11-29 | ||
| JP31005189 | 1989-11-29 | ||
| JP2051973A JP2642760B2 (ja) | 1989-11-29 | 1990-03-03 | Ｄｍａ伝送データ受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218553A true JPH03218553A (ja) | 1991-09-26 |
| JP2642760B2 JP2642760B2 (ja) | 1997-08-20 |
Family
ID=26392566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2051973A Expired - Lifetime JP2642760B2 (ja) | 1989-11-29 | 1990-03-03 | Ｄｍａ伝送データ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642760B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05143249A (ja) * | 1991-09-24 | 1993-06-11 | Tokyo Electric Co Ltd | 転送データ処理装置 |
-
1990
- 1990-03-03 JP JP2051973A patent/JP2642760B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05143249A (ja) * | 1991-09-24 | 1993-06-11 | Tokyo Electric Co Ltd | 転送データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2642760B2 (ja) | 1997-08-20 |
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