JPH03218051A - 配線レイアウト作成装置 - Google Patents
配線レイアウト作成装置Info
- Publication number
- JPH03218051A JPH03218051A JP2014402A JP1440290A JPH03218051A JP H03218051 A JPH03218051 A JP H03218051A JP 2014402 A JP2014402 A JP 2014402A JP 1440290 A JP1440290 A JP 1440290A JP H03218051 A JPH03218051 A JP H03218051A
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- JP
- Japan
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- wiring
- layout
- area
- wiring layout
- terminals
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- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000012937 correction Methods 0.000 abstract description 3
- 238000012986 modification Methods 0.000 abstract description 3
- 230000004048 modification Effects 0.000 abstract description 3
- 238000005549 size reduction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 3
- 238000005056 compaction Methods 0.000 description 2
- 238000012217 deletion Methods 0.000 description 2
- 230000037430 deletion Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007781 pre-processing Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は集積回路の入出力端子間の配線レイアウトを
作成する配線レイアウト作成装置に関するものである。
作成する配線レイアウト作成装置に関するものである。
第４巾は従来の配綜レイアウト作成装置の構成を示すブ
ロック図で、図において、（１）は前処理として配電さ
れた配＝情報および入出力端子間がどう接続されるかの
接続情報、（２）は配置情報および接続情報（１）に基
づき配線経路を決めレイアウトパターン（３）を作成す
る配線生成手段、（４）はレイアウトパターン（３）を
修正するエディタ、（５）は設計基準を満足するように
レイアウトパターン（３）を自動修正するコンパクショ
ン手段である。
ロック図で、図において、（１）は前処理として配電さ
れた配＝情報および入出力端子間がどう接続されるかの
接続情報、（２）は配置情報および接続情報（１）に基
づき配線経路を決めレイアウトパターン（３）を作成す
る配線生成手段、（４）はレイアウトパターン（３）を
修正するエディタ、（５）は設計基準を満足するように
レイアウトパターン（３）を自動修正するコンパクショ
ン手段である。
配線生成手段（２）は配停情報および接続情報（１）に
基づき配綜経路を決め、配線レイアウトを作成したレイ
アウトパターン（３）を生成する。また、配線が交差す
る部分では必要ならスルーホールを廃生じ、異なる配ｔ
ｉｆｆｉを使用する。交差の方法によっては、第３図（
ａ）の中央部分勾のように、スルーホールレ功の多い【
３線レイアウトを含むレイアウトパターン（３）が生成
される。その場合、エディタ（４）を使用し配緑の修正
を行えば、スルーホール（財）の数を２或ラし、コンパ
クション手段（５）により、あらかじめ定められた設計
基亭を満たすように自動修正した際のレイアウトパター
ン（３）のサイズを小さくすることができる。
基づき配綜経路を決め、配線レイアウトを作成したレイ
アウトパターン（３）を生成する。また、配線が交差す
る部分では必要ならスルーホールを廃生じ、異なる配ｔ
ｉｆｆｉを使用する。交差の方法によっては、第３図（
ａ）の中央部分勾のように、スルーホールレ功の多い【
３線レイアウトを含むレイアウトパターン（３）が生成
される。その場合、エディタ（４）を使用し配緑の修正
を行えば、スルーホール（財）の数を２或ラし、コンパ
クション手段（５）により、あらかじめ定められた設計
基亭を満たすように自動修正した際のレイアウトパター
ン（３）のサイズを小さくすることができる。
従来の配線レイアウト作成ｉ 置は以上のように４・４
成されていたので、サイズの小さいレイアウトパターン
を得るためには、スルーホールの少ないレイアウトに修
正する場合、エディタを使用し配綜層を変えて配線を引
き直すため、修正した配線と交差するすべての配線を変
更する必要があり、修正したいレイアウトの部分が複雑
になれば、かなりの手間がかかるという問題点があった
。
成されていたので、サイズの小さいレイアウトパターン
を得るためには、スルーホールの少ないレイアウトに修
正する場合、エディタを使用し配綜層を変えて配線を引
き直すため、修正した配線と交差するすべての配線を変
更する必要があり、修正したいレイアウトの部分が複雑
になれば、かなりの手間がかかるという問題点があった
。
この発明は上記のような問題点を解決するためになされ
たもので、レイアウトパターンのサイズを小さくするた
めの配綜の修正が、少い作業量で行える配綜レイアウト
作成装置を得ることを目的とする。
たもので、レイアウトパターンのサイズを小さくするた
めの配綜の修正が、少い作業量で行える配綜レイアウト
作成装置を得ることを目的とする。
この発明に係る配線レイアウト作成装霊は、配線レイア
ウト作成後のレイアウトパターンに対し、再配線を行う
領域と、再配線の方法の指定手段と、再配線領域の境界
と配線の交差部を端子として認識する端子認識手段と、 咄子間の再配線領域内部の配綜による接続関係の抽出手
段と、 再配線領域内部の配線の削除手段と、 再配線領域内に接続関係に従い配線方法により、端子間
の配線レイアウト再作成手段とを僅えたものである。
ウト作成後のレイアウトパターンに対し、再配線を行う
領域と、再配線の方法の指定手段と、再配線領域の境界
と配線の交差部を端子として認識する端子認識手段と、 咄子間の再配線領域内部の配綜による接続関係の抽出手
段と、 再配線領域内部の配線の削除手段と、 再配線領域内に接続関係に従い配線方法により、端子間
の配線レイアウト再作成手段とを僅えたものである。
この発明における配綜レイアウト作成装置は、配線，リ
を変更しスルーホールの少い配線パターンへの修正を修
正したい領域を指定し領域内部の配線を削除し、設計者
の４旨定する配線方法で再度自動で配線を生成すること
により、少ない手間で行うことができる。
を変更しスルーホールの少い配線パターンへの修正を修
正したい領域を指定し領域内部の配線を削除し、設計者
の４旨定する配線方法で再度自動で配線を生成すること
により、少ない手間で行うことができる。
以下、この発明の一実施例を図について説明する。
第１囚はこの発明の一実施例である配線レイアウト作成
装置のブロック図である。レイアウトパターン（３）は
前記従来のものと同様配誼情報および接続情報（１）に
基づき配線手段（２）により生成される。
装置のブロック図である。レイアウトパターン（３）は
前記従来のものと同様配誼情報および接続情報（１）に
基づき配線手段（２）により生成される。
生成されたレイアウトパターン（３）が第３図（ａ）の
中央部分＠のように、スルーホール（イ）の多い配線レ
イアウトを含み、レイアウトパターンのサイズの縮小の
ため配線レイアウトを修正したい場合、エディタ（４）
に加え、領域再配線手段＠を使用することができる。領
域再配線手段（イ）は、領域指定手段（６）、配線方法
指定手段（７）、端子認識手段（８）、接続関係の抽出
手段（９）、配線の削除手段αＯ，配線レイアウト作成
手段（ロ）により構成されている◎次に、第３図（ａ）
の中央部（ハ）をスルーホール（財）の少ない配線レイ
アウトに修正する場合を考える。
中央部分＠のように、スルーホール（イ）の多い配線レ
イアウトを含み、レイアウトパターンのサイズの縮小の
ため配線レイアウトを修正したい場合、エディタ（４）
に加え、領域再配線手段＠を使用することができる。領
域再配線手段（イ）は、領域指定手段（６）、配線方法
指定手段（７）、端子認識手段（８）、接続関係の抽出
手段（９）、配線の削除手段αＯ，配線レイアウト作成
手段（ロ）により構成されている◎次に、第３図（ａ）
の中央部（ハ）をスルーホール（財）の少ない配線レイ
アウトに修正する場合を考える。
１つの方法として、横方向の配線は第１の配線層（自）
を使用し、縦方向の配線は第２の配線層（ニ）を使用す
るように修正することで第４図（ｄ）のようにスルーホ
ール（財）の少い配線レイアウトにできるが、Ｍ４図（
ａ）の中央部（財）を通る配線全てを修正する必要があ
る。
を使用し、縦方向の配線は第２の配線層（ニ）を使用す
るように修正することで第４図（ｄ）のようにスルーホ
ール（財）の少い配線レイアウトにできるが、Ｍ４図（
ａ）の中央部（財）を通る配線全てを修正する必要があ
る。
次に、第３Ｃ（ａ）から第３図（ｄ）への配線レイアウ
トの修正を第２図のフローチャートを用いて説明する。
トの修正を第２図のフローチャートを用いて説明する。
まず、ステップ１３により、領域再配線機能による配線
レイアウトの修正が開始されると、再配線を行う領域（
ハ）再配線を行う方法を設定する（ステップ１４，１５
，第３図（ｂ））。方法はここでは横方向の配線はｉｌ
の配線層を使用、縦方向の配線は＠２の配線層を使用す
ると指定する。あとは自動的に行われる。具体的には設
定された領域（ハ）の境界と配線レイアウト（２１およ
び２３）との交点を使用されている配線レイヤ別に端子
（２６および２７）として認識し（ステップ１５）、領
域（ホ）内の配線レイアウトＱ１）および２３）による
端子間の接続関係を抽出し（ステップ１６）、領域（ニ
）内の配線レイアウトを削除する（ステップ１７，第３
図（Ｃ））。次に、ステップ１６で抽出した端子間の接
続関係に従い、ステップ１５で指定された配線方法によ
り、領域（ハ）内を再配線し（ステップ１８第３図（ｄ
））配線レイアウトの修正を完了する。
レイアウトの修正が開始されると、再配線を行う領域（
ハ）再配線を行う方法を設定する（ステップ１４，１５
，第３図（ｂ））。方法はここでは横方向の配線はｉｌ
の配線層を使用、縦方向の配線は＠２の配線層を使用す
ると指定する。あとは自動的に行われる。具体的には設
定された領域（ハ）の境界と配線レイアウト（２１およ
び２３）との交点を使用されている配線レイヤ別に端子
（２６および２７）として認識し（ステップ１５）、領
域（ホ）内の配線レイアウトＱ１）および２３）による
端子間の接続関係を抽出し（ステップ１６）、領域（ニ
）内の配線レイアウトを削除する（ステップ１７，第３
図（Ｃ））。次に、ステップ１６で抽出した端子間の接
続関係に従い、ステップ１５で指定された配線方法によ
り、領域（ハ）内を再配線し（ステップ１８第３図（ｄ
））配線レイアウトの修正を完了する。
以上のようにこの発明によれば、領域を指定し、百配線
を行う機能を追加することにより、配線レイアウトの配
線ｆｆを変更し、スルーホールを減らすことが容易とな
り、レイアウトパターンのサイズ縮小のための配線レイ
アウトの修正に要する労力を軽減することが可能となる
。
を行う機能を追加することにより、配線レイアウトの配
線ｆｆを変更し、スルーホールを減らすことが容易とな
り、レイアウトパターンのサイズ縮小のための配線レイ
アウトの修正に要する労力を軽減することが可能となる
。
第１図は本発明の一実施例である配線レイアウト作成装
置のブロック図、第２図は第１図の配線レイアウト作成
装置の配線レイアウトの修正時におけるフローチャート
、第３因は、第１図の配線レイアウト作成装置による配
線レイアウトの修正を説明する各工程のレイアウトパタ
ーン図、第４図は従来の配線レイアウト作成装置のブロ
ック図である。 図におい”Ｃ１６は領域指定手段、７は配線方法指定手
段、８は端子認識手段、９は接続関係の抽出手段、１０
は配線の削除手段、１１は配線レイアウト作成手段、１
２は領域再配線手段を示す。
置のブロック図、第２図は第１図の配線レイアウト作成
装置の配線レイアウトの修正時におけるフローチャート
、第３因は、第１図の配線レイアウト作成装置による配
線レイアウトの修正を説明する各工程のレイアウトパタ
ーン図、第４図は従来の配線レイアウト作成装置のブロ
ック図である。 図におい”Ｃ１６は領域指定手段、７は配線方法指定手
段、８は端子認識手段、９は接続関係の抽出手段、１０
は配線の削除手段、１１は配線レイアウト作成手段、１
２は領域再配線手段を示す。
Claims (1)
- 【特許請求の範囲】 集積回路の入出力端子間の配線レイアウトを作成する配
線レイアウト作成装置において、 作成後の配線レイアウトに対する再配線を行う領域と再
配線の方法の指定手段と、 前記領域の境界と配線との交差部を端子として認識する
端子認識手段と、 前記端子間の前記領域内部の配線による接続関係の抽出
手段と、 前記領域内部の配線の削除手段と、 前記領域内に、前記接続関係に従い、前記配線方法によ
る前記端子間の配線レイアウト再作成手段を備えたこと
を特徴とする配線レイアウト作成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014402A JPH03218051A (ja) | 1990-01-23 | 1990-01-23 | 配線レイアウト作成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014402A JPH03218051A (ja) | 1990-01-23 | 1990-01-23 | 配線レイアウト作成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218051A true JPH03218051A (ja) | 1991-09-25 |
Family
ID=11860054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014402A Pending JPH03218051A (ja) | 1990-01-23 | 1990-01-23 | 配線レイアウト作成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218051A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128185A (ja) * | 1991-11-06 | 1993-05-25 | Fujitsu Ltd | 会話型回路図エデイタ |
-
1990
- 1990-01-23 JP JP2014402A patent/JPH03218051A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128185A (ja) * | 1991-11-06 | 1993-05-25 | Fujitsu Ltd | 会話型回路図エデイタ |
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