JPS63214880A - レイアウトのコンパクシヨン方式 - Google Patents

レイアウトのコンパクシヨン方式

Info

Publication number
JPS63214880A
JPS63214880A JP62047685A JP4768587A JPS63214880A JP S63214880 A JPS63214880 A JP S63214880A JP 62047685 A JP62047685 A JP 62047685A JP 4768587 A JP4768587 A JP 4768587A JP S63214880 A JPS63214880 A JP S63214880A
Authority
JP
Japan
Prior art keywords
layout
compaction
section
horizontal
vertical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62047685A
Other languages
English (en)
Other versions
JPH0544705B2 (ja
Inventor
Akira Onozawa
小野沢 晃
Hiroshi Miyashita
弘 宮下
Kazuhiro Ueda
和宏 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP62047685A priority Critical patent/JPS63214880A/ja
Publication of JPS63214880A publication Critical patent/JPS63214880A/ja
Publication of JPH0544705B2 publication Critical patent/JPH0544705B2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (発明の属する技術分野) 本発明は、LSI等のレイアウト設計において。
レイアウトを与えられたデザインルールと素子パラメー
タ条件を満たしつつ可能な限り圧縮し、レイアウト面積
を縮小する方式に関するものである。
(従来の技術) 従来の制約グラフに基づくコンパクション方法(参考文
献[1])では、初期レイアウトに対して水平方向のコ
ンパクションと垂直方向のコンハクジョンを交互に繰り
返すことによってコンパクション結果のレイアウトを得
る。
一回の水平(または垂直)方向のコンパクションでは、
以下の処理を行う。
水平方向について説明する。
まず、第2図(a)に太線で示した如くして、レイアウ
トから垂直方向の線分(太線)を抽出する。
また、このときレイアウトの最左端に、仮想的線分21
を挿入しておく。
続いて、これらの線分の集合を節点集合とし、それらの
間の相対的位置制約を枝に対応させた水平方向制約グラ
フを作成する。
線分1とmの間に1とmに垂直に交差する水平線分が描
けるとき、1に対応する節点からmに対応する節点に枝
を付加するとする。
例えば、第2図(a)の例では、第2図(b)に示した
水平方向制約グラフの枝は、節点26に対応した線分2
3が節点25に対応した線分22の右方向になければな
らないことを示している。
従来の方法では、このグラフの枝上の長さとして■とm
の属性から決まるデザインルールの値を直接に付加した
そして、必要な枝を全て付加した水平方向制約グラフ上
で、線分21に対応している点27から他の各節点iへ
の最長径路の長さを求めて、その値を垂直方向線分iの
X座標とした。
以上のような方法では、制約グラフの枝の長さがデザイ
ンルールから一意的に決定されるため、上記を水平・垂
直に交互に一回以上繰り返して得られるコンパクション
結果のレイアウトも初期レイアウトに対して一意的に決
められた。
しかも、その一意的に決められたコンパクション結果の
レイアウトは、レイアウトを囲む最小矩形の面積が許容
できないほど大であったり、この面積が小であっても目
的の矩形領域に収容可能な形状をしていないことが多く
、LSI等のレイアウト面積を増大させてしまうという
問題があった。
参考文献[1コ [1コ Liao、Y、−Z、  and  wong
、C,に、:“^n  Algorithm  to 
 Compact  a  VLSI  Layout
with Mixed Con5traints”、 
IIl!EE Trans、 onCA[)、 VOL
、 CAt)−2,pp、62−69(1983)。
(発明の目的) 本発明の目的は、LSI等のレイアウトの制約グラフの
枝の長さを与えられたパラメータから計算し、一つの初
期レイアウトから使用者の要求に適うレイアウトを高い
頻度で含む相異なる複数個のコンパクションされたレイ
アウトを出力し、その中から要求に適うレイアウトを選
択できるレイアウトコンパクション方式を提供すること
にある。
(発明の構成) (発明の特徴と従来の技術との差異) 本発明は、 「与えられた初期レイアウトを入力レイアウトとして、
垂直方向のコンパクションと水平方向のコンパクション
を合わせて一回以上実行することによって一個のコンパ
クション結果を得る」ことを初期レイアウトに対して一
回以上繰り返すことによって一個以上の相異なるコンパ
クション結果が得られ、その中から要求に適う結果を選
べること、 上記の各々の垂直(または水平)方向コンパクションは
、垂直(または水平)方向制約グラフの枝の長さを各枝
毎に与えられたパラメータを用いて計算し、指定された
節点から他の各節点への最長径路の値を計算することで
行うこと を最も主な特徴とする。
従来の技術とは、水平(または垂直)方向コンパクショ
ンを、水平(または垂直)方向制約グラフの枝の長ぎを
各校毎に与えられたパラメータを用いて計算し、指定さ
れた節点から他の各節点への最長径路の値を計算するこ
とで行うことによって。
使用者の要求に適うレイアウトを高い頻度で含む相異な
る複数個のコンパクション結果を得ることができ、その
中から要求に適う結果を選べる点が大きく異なる。
(実施例) [実施例1:従来の方法より高密度なコンパクション結
果を高い頻度で出力する ことを目的とした構成] 第1図は、本発明の第一の実施例を説明する図であって
、1は制御部、2は入力部、3はグラフの抽出部、4は
乱数発生部、5はグラフの分解部、6は枝の長さの計算
部、7は最長径路探索部、8はレイアウトの置換部、9
は出力部、10は選択部、11は入力装置、12は出力
装置、13は処理装置である。
制御部1においては、「入力部2によって入力された″
初期レイアウト″を“入力レイアウト”として複写して
、グラフ抽出部3、乱数発生部4、グラフ分解部5.枝
の長さ計算部6、最長径路探索部7、レイアウトの置換
部8の6個の機能ブロックをこの順番に動作させること
を入力部2から与えられた回数N、回繰り返し、その後
出力部9を一回動作させるjことを入力部2から与えら
れた回数NC回繰り返し動作させ、しかる後に選択部1
0を一回動作させることを制御する。
入力部2においては、初期レイアウト、コンパクション
結果の個数Nc、−個のコンパクション結果を得るのに
必要なコンパクション回数N9、N1回の各々のコンパ
クションの方向を示す文字列のテーブルcompd[:
 1 : N +] e N 1回の各々コンパクショ
ンの非負実数のパラメータのテーブルR+aax[1:
 N rコを入力する。
第1図の3〜8の機能ブロックは、制御部1によって、
−個のコンパクション結果についてN1回繰り返し動作
される。その際、1からN、まで1ずつ増えていく制御
変数をIとする。
コンパクシ目ン方向には、正(負)水平方向と正(負)
垂直方向の4通りがあるが、以下ではcompd[I]
が正の水平方向を示しているとして、第1図の3〜8が
この順に一回動作される場合を想定して説明する。
グラフ抽出部3においては、入力レイアウトから水平方
向の制約グラフを抽出する。
第2図に示したレイアウトの例で説明する。
まず、第2図(a)に太線で示した如くして、レイアウ
トから垂直方向の線分を抽出する。
また、このときレイアウトの最左端に、仮想的線分21
を挿入しておく。
続いて、これらの線分の集合を節点集合とし。
それらの間の相対的位置制約を枝に対応させた水平方向
制約グラフを作成する。
線分1とmの間に1とmに垂直に交差する水平線分が描
けるとき、■に対応する節点からmに対応する節点に枝
を付加するとする。
例えば、第2図(a)の例では、第2図(b)に示した
水平方向制約グラフの枝は、節点26に対応した線分2
3が節点25に対応した線分22の右方向になければな
らないことを示している。
乱数発生部4においては、Rmax[I ]を上限とし
た非負実数の一様乱数をグラフ抽出部3において抽出し
たグラフの枝の数だけ発生させ、それらをr +、〔(
1t m)は枝〕とする。
グラフの分解部5においては、グラフ抽出部3において
作成したグラフを強連結成分に分解する。
この分解は、参考文献[2]に示されている方法を用い
ることによって効率的に行える。
第2図(c)の如く、同−強連結成分に属する節点は同
じラベルを、異なる強連結成分に属する節点は異なるラ
ベルになるようにラベリングする。
次の枝の長さの計算部6において計算される枝の長さを
グラフに付加したとき、最長径路の探索部7の機能中に
正サイクル(参考文献[1]参照)を生じさせないため
である。正サイクルが生じると、これ以上の実行が不可
能になる。
枝の長さの計算部6において、枝毎に付加される“長さ
′″と呼ばれる量を計算する。
枝(1,m)の長さは、■とmのレベルが異なるならば
、入力レイアウトの1とmに対応する線分間の距離にr
llllを乗じた値と、1m間のデザインルールの値の
うち大きい方とする。
また、lとmのラベルが同じならば、1m間のデザイン
ルールの値に設定する。このように枝の長さを設定する
ことによって、線分間の最小距離を制御できることにな
る。
最長径路の探索部7において、上記で枝の長さの計算さ
れた水平方向制約グラフ上で仮想的線分21に対応する
点27を始点として、各節点への最長径路を求め、その
長さを対応する線分の水平方向の座標とする。
レイアウトの置換部8においては、最長径路の探索部7
において水平方向の座標の更新されたレイアウトを現入
力レイアウトと置き換える。
出力部9において、上記ブロック3,4,5゜6.7.
8をこの順に動作させることをN1回繰り返すことによ
って得られた一個のコンパクシ藁ン結果を出力する。
選択部10においては、出力されたNc個のコンパクシ
ョン結果のうちから、レイアウトを囲む矩形の面積の最
も小さい結果を最適の結果として選択する。
このような作用をするから、Rmax[I ]= Oで
あれば、第1図の3〜8をこの順に一回動作させて得ら
れる結果はco■pd[I]の方向に従来の方法[1]
でコンパクションした結果に等しい、また。
従来の方法では乱数発生部4、グラフの分解部5の各機
能ブロックは必要なかった。特にグラフの分解部5のブ
ロックは、枝の長さを変化させることで制約グラフが矛
盾を含むことを避けるために。
本方法で新たに不可されたものである。
RrsaxCI ]> Oであれば、第3図に示すよう
に一回のコンパクションで従来の方法よりも詰まらなく
なる。そのため、可能な限り詰まったコンパクション結
果を得るには、Rmax[I ]を工の増大とともに減
少させていくと、従来の方法[1]に比べて、与えられ
たレイアウトを徐々に詰めていくという効果がある。こ
のため、第3図(b)に示すように、−回に詰められる
だけ詰めてしまう従来の方法〔第3図(a)〕よりも高
密度を達成する可能性が高くなる。しかも技の長さの計
算に乱数を使っているので、 R+max[1:Nll
がすべて0でない限り、一つの初期レイアウトに対して
最大NC個の相異なるコンパクション結果を得ることが
できる。すなわち、従来の方法より高密度の結果を高い
確率で得ることができる可能性がある。
以上の方法の効果を以下に述べる。
Nc個のコンパクション結果のうち、平均6割以上の結
果が、従来の方法を用いた場合よりも面積値で1%〜2
5%程度小さくなった。従来の方法と比べた場合の改善
値としては、大きなものであるということができる。
また、その際、面積値が一定値に収束するまでの計算時
間は、従来の方法を用いた場合の1〜3倍を要するが、
得られる結果が従来法に比べて十分に高密度であること
を考慮すると、許容できると考えられる。
[実施例2:使用者によって与えられた高さ・幅の矩形
領域に収容可能なコンパ クシ遍ン結果を高い頻度で出力す ることを目的とした構成] 第4図は、本発明の第二の実施例を説明する図であって
、41は制御部、42は入力部、3はグラフの抽出部、
43はパラメータ変更部、4は乱数発生部、5はグラフ
の分解部、6は枝の長さの計算部。
7は最長径路探索部、8はレイアウトの置換部、9は出
力部、44は選択部である。
制御部41においては、「入力部42によって入力され
た初期レイアウトを入力レイアウトとして複写して、グ
ラフ抽出部3、パラメータ変更部43、乱数発生部4.
グラフ分解部5.枝の長さ計算部6、最長径路探索部7
.レイアウトの置換部8の7個のブロックを二の順番に
動作させることを入力部2から与えられた回数N1回繰
り返し、その後出力部9を一回動作させる」ことを入力
部42から与えられた回数Nc回繰り返し動作させ、し
かる後に選択部44を一回動作させることを制御する。
入力部42においては、初期レイアウト、コンパクショ
ン結果の個数Nc、−個のコンパクション結果を得るの
に必要なコンパクション回数N2、レイアウトを収容し
たい矩形領域の高さNo、幅v0.正実数の加速係数A
、 N、回の各々のコンパクションの方向を示す文字列
のテーブルcowρd[1:Nll、N、回の各々のコ
ンパクションにおいて0あるいは1に設定されるパラメ
ータのテーブルd+max[l:Nllを入力する。d
max[1:Nllは、1以上N1未満の適当な正整数
Mに対して、d[1]からd [M]までが1、d[M
+11からd [N + 1がOというふうに設定され
ているとする。
以下の第4図の機能ブロック3,43,4,5゜6.7
,8は、制御部41によって、−個のコンパクション結
果についてN、回繰り返される。その際、1からN1ま
で1ずつ増えていく制御変数を1とする。
compd[I ]が正の水平方向を示しているとして
、第4図の機能ブロック3,43,4,5,6,7゜8
を説明する。
グラフ抽出部3は、実施例1において示した第1図の機
能ブロック3と全く同じ機能を有している。
パラメータ変更部43において、以下の方法でパラメー
タRmax[1: N +]を設定する。
このブロックを機能させる時点での入力レイアウトの幅
をLhとしたとき、 Ho / L h > 1であるならば。
Rs+ax[I]=ed[:I]”(Hs/Lh)拳 
Ar1゜/Lh≦1であるならば、 Rmax[I]=d[I]拳(Ha/Lh)/Aとする
L、がH6より大であるとRmax[I]は1より小に
なり、レイアウトを幅方向に縮小することになる。
また、LllがH,より小であるとR+aax[I ]
は1より大になり、レイアウトを幅方向に拡大すること
になる。
このことは1次回に高さ方向に高密度にコンパクション
しやすいように働く。また、d[1:N、]はN、より
小さい適当な正整数をMとしたとき。
cl[1:M]が1でd[M+1:N13がOであるよ
うに設定されているので、レイアウトはこれ以上は詰め
られないという状態に最終的には収束させることができ
る。
乱数発生部4、グラフ分解部5.枝の長さ計算部6.′
最長径路探索部7、レイアウトの置換部8の各々は、第
1図の第一の実施例における機能ブロック5,6,7.
8と全く同じ機能を有する。
出力部9において、上記ブロック3,43,4゜5.6
,7,8をこの順に動作させることをN。
回繰り返すことによって得られた一個のコンパクション
結果を出力する。
選択部44においては、出力されたNc個のコンパクシ
ョン結果のうちから、以下のく手続き1〉に従って最適
の結果を選択する。
く手続き1〉 (i)  HoXV、の矩形領域に収まるコンパクショ
ンされたレイアウトが生成されていれば、それらの中で
面積最小のレイアウトを最適の結果とする。
(u )  Ho x v oの矩形領域に収まるコン
パクションされたレイアウトが生成されていなければ。
生成されたコンパクション結果のうちで以下で定義され
る量Pが最小であるレイアウトを最適の結果とする。
P :=max(Lll−HOt Ly−Vo)ここで
、L、とLvはそれぞれコンパクション結果の幅と高さ
であるとする。く手続き1終わり〉ここで、レイアウト
の面積は、それを囲む最小の矩形の面積であるとする。
第5図に1本実施例を適用した例を示す。
第5図(a)は従来の方法(参考文献[1])でコンパ
クシ遥ンした場合、第5図(b)は本実施例を適用した
場合である。
これより理解されるように、本実施例を適用すると、従
来の方法を適用した場合には収容させることのできなか
った縦長の矩形にレイアウトを収めることができる。
このような作用をするから、Hoとv6が非現実的に小
さい値でない限り、H,XV、の矩形領域に収まるレイ
アウトがNc個の結果中に多く生成される可能性が高い
このような方法の効果として、従来の方法[1コで収め
ることのできなかったH、、V、の矩形領域に対しても
、H,、V、が非現実的に小さい値でなければ、Nc個
の結果のうち5割程度が収まるように生成されることが
確認された。
以上〔実施例1][実施例2コの対象となるレイアウト
は論理モジュールと配線を構成要素とするチップレベル
のものでも、トランジスタ、コンタクトホール、配線等
を構成要素とするセルレベルのものでもよい。また、コ
ンパクション結果の選択の基準とパラメータの変更の仕
方はここであげた実施例中の方法のみに限定しない。
参考文献[2] [1] Liao、Y、−Z、 and vong、C
,に、 :“An  Algorithm  to  
Compact  a  VLSI  Layoutw
ith  Mixed  Con5traints”、
  IEEE  Trans、  onCAD、 VO
L、 CAD−2,pp、62−69(1983)。
[2]  Aho、  A、H,*  Hopcrof
t、  J、E、  and  Ullman。
J、D、:  “The  Dagign  and 
 Analysis  of  Computer^1
gorithm”、 Addison−veslsy、
 Reading、 Mass。
(1974)。
(発明の効果) 以上説明したように、本方法においては、制約グラフの
枝の長さが変更可能であるから、一つのレイアウトから
複数個の相異なるコンパクション結果を得ることができ
る。しかも、その際、枝の長さを与えるパラメータの変
更の仕方を種々に変えることによって、従来の方法を用
いた場合よりも面積の小さい相異なるレイアウトを多く
生成したり、設計者の指定した幅・高さの矩形領域に収
まる相異なるレイアウトを多く生成したりすることがで
きるという利点がある。しかも一つのコンパクション結
果を得るための計算時間は、従来の方法に比較してそれ
程増大しない。
本方法を用いることによって、高密度・高品質なLSI
等のレイアウトを小さい設計工数で得ることができると
いう効果があることが明らかにされた。
【図面の簡単な説明】
第1図は本発明の第1の実施例の構成を示す図。 第2図は本発明あるいは従来の方法を説明するためのレ
イアウトを示す図、第3図は本発明の第1の実施例と従
来の方法の処理過程を比較した図、第4図は本発明の第
2の実施例を説明する図、第5図は本発明の第2の実施
例と従来の方法の処理過程を比較した図である。 1 ・・・制御部、  2・・・入力部、3・・−グラ
フの抽出部、 4 ・・・乱数発生部、 5 ・・・グラフの分解部。 6・・・枝の長さの計算部。 7・・・最長径路探索部。 8 ・・・ レイアウトの置換部、 9 ・・・出力部、  lO・・・選択部。 11・・・入力装置、 1z・・・出力装置。 13・・・処理装置、 21・・・仮想的線分。 22.23・・・線分、25.26・・・節点、27・
・・点、41・・・制御部。 42・・・入力部、43・・・パラメータ変更部、44
・・・選択部。 特許出願人 日本電信電話株式会社 第2図 事3図 (b) 1+穣:96 第5図 (+)) 水子

Claims (1)

  1. 【特許請求の範囲】 予め設計されたLSI等の初期レイアウトからデザイン
    ルールの違反がなく、かつ可能な限り圧縮されたレイア
    ウトを生成するレイアウトコンパクション方式において
    、 (イ)入力レイアウトに含まれる全てのレイアウト要素
    を構成する垂直(または水平)線分が節点に、それらの
    間の相対的位置制約が枝に対応した水平(または垂直)
    方向制約グラフの抽出手段と、 (ロ)上記水平(または垂直)方向制約グラフの各枝の
    長さを与えられたパラメータから計算する手段と、 (ハ)指定された節点から他の各節点への最長径路の値
    をこの水平(または垂直)方向制約グラフの上で計算す
    ることによって各レイアウト要素の垂直(または水平)
    線分の座標を決定する手段と、 (ニ)上記(ハ)で各レイアウト要素の垂直(または水
    平)線分の座標の更新されたレイアウトを入力レイアウ
    トと置換する手段と、 (ホ)『以上の(イ)〜(ニ)の各ステップをこの順に
    実行することでなされる水平(または垂直)方向のコン
    パクシヨンを合わせて一回以上行うことによって一個の
    コンパクション結果を得る』ことを、与えられた初期レ
    イアウトを入力レイアウトとして一回以上繰り返す制御
    手段と、 (ヘ)上記(ホ)で求まった一個以上のコンパクション
    結果から、与えられた条件を満たす一個以上のコンパク
    シヨン結果を選び出す手段 を備えることを特徴とするレイアウトのコンパクシヨン
    方式。
JP62047685A 1987-03-04 1987-03-04 レイアウトのコンパクシヨン方式 Granted JPS63214880A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62047685A JPS63214880A (ja) 1987-03-04 1987-03-04 レイアウトのコンパクシヨン方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62047685A JPS63214880A (ja) 1987-03-04 1987-03-04 レイアウトのコンパクシヨン方式

Publications (2)

Publication Number Publication Date
JPS63214880A true JPS63214880A (ja) 1988-09-07
JPH0544705B2 JPH0544705B2 (ja) 1993-07-07

Family

ID=12782135

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62047685A Granted JPS63214880A (ja) 1987-03-04 1987-03-04 レイアウトのコンパクシヨン方式

Country Status (1)

Country Link
JP (1) JPS63214880A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02305452A (ja) * 1989-05-19 1990-12-19 Rohm Co Ltd 集積回路用コンパクション法
US6385758B1 (en) 1998-03-24 2002-05-07 Nec Corporation System and method for compacting a graphic layout

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02305452A (ja) * 1989-05-19 1990-12-19 Rohm Co Ltd 集積回路用コンパクション法
US6385758B1 (en) 1998-03-24 2002-05-07 Nec Corporation System and method for compacting a graphic layout

Also Published As

Publication number Publication date
JPH0544705B2 (ja) 1993-07-07

Similar Documents

Publication Publication Date Title
Yeh et al. OBDD-based evaluation of k-terminal network reliability
US4916627A (en) Logic path length reduction using boolean minimization
JPS63214880A (ja) レイアウトのコンパクシヨン方式
US7689401B2 (en) Method of circuit simulation for delay characteristic evaluation, circuit simulation program and circuit simulation device
US20060031808A1 (en) System and method for creating timing constraint information
JP3215351B2 (ja) 配置方式
JP2006209432A (ja) セルインスタンス生成方法
US6868535B1 (en) Method and apparatus for optimizing the timing of integrated circuits
JPH06324845A (ja) 桁上げ先見加算器のコンピュータ支援設計方法
US7191427B2 (en) Method for mapping a logic circuit to a programmable look up table (LUT)
JPH04153780A (ja) 論理回路の合成方法
JP3293640B2 (ja) 回路データ接続追跡システム
JP3090135B2 (ja) 論理回路合成方法及び論理合成システム
JP3702475B2 (ja) 回路自動生成装置
Zhu et al. Delay Bounded Minimum Steiner Tree Algorithms for Performance-Driven Routing
US6412103B1 (en) Routing method removing cycles in vertical constraint graph
JP3234124B2 (ja) エンジニアリングチェンジ用論理合成方法及び装置
JP2645592B2 (ja) レイアウトのコンパクシヨン方法
US6513150B1 (en) Method of generating mesh for process simulation
JP2924486B2 (ja) 集積回路の設計データの階層構造展開方法
JP3923568B2 (ja) 組み合せ回路の機能抽出方法
CN117057304A (zh) 对超导快速单磁通量子电路进行布线的方法和相关产品
JP2835082B2 (ja) 論理回路合成装置
Lau et al. M3DII: a configurable multilayer router for compact custom cell design
JPH04220772A (ja) 設計支援システム