JPH03206630A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 62
- 239000004020 conductor Substances 0.000 claims abstract description 52
- 239000011347 resin Substances 0.000 claims description 3
- 229920005989 resin Polymers 0.000 claims description 3
- 238000010292 electrical insulation Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 6
- 239000004642 Polyimide Substances 0.000 abstract description 3
- 229920001721 polyimide Polymers 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 45
- 239000010408 film Substances 0.000 description 21
- 239000000853 adhesive Substances 0.000 description 8
- 230000001070 adhesive effect Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、FPC (Flexiblc Printe
d Circuit)等の中間接続体を介して半導体チ
ップとリードフレ一ムとを接続して或る半導体装置に関
する。
d Circuit)等の中間接続体を介して半導体チ
ップとリードフレ一ムとを接続して或る半導体装置に関
する。
(従来技術)
半導体装置の多ピン化にともない半導体チップを搭載す
るリードフレームはますます高密度化しているが、プレ
ス抜き加工あるいはエッチング加工によって形成される
リードのリード間間隔はリードフレーム材の板厚程度の
間隔にまで狭めるのがfA造上の限界である。使用でき
るリードフレーム材の板厚はふつう0. 127mm程
度が限度であり、したがってリード間間隔も0.1mm
程度が限界であるが、近年、さらに高密度化するため半
導体チップとリードフレームとの中間にFPCなどの中
間接続体を介在させて、多ピン化を図ることがなされる
ようになってきた。
るリードフレームはますます高密度化しているが、プレ
ス抜き加工あるいはエッチング加工によって形成される
リードのリード間間隔はリードフレーム材の板厚程度の
間隔にまで狭めるのがfA造上の限界である。使用でき
るリードフレーム材の板厚はふつう0. 127mm程
度が限度であり、したがってリード間間隔も0.1mm
程度が限界であるが、近年、さらに高密度化するため半
導体チップとリードフレームとの中間にFPCなどの中
間接続体を介在させて、多ピン化を図ることがなされる
ようになってきた。
第6図は半導体チップ10とインナーリードl2との中
間に中間接続体を介在して形成した半導体装置の例であ
る。中間接続体を介在させるとインナーリード12の先
端位置を後退させることができるから、インナーリード
12の配設スペースに余裕ができ、これによってインナ
ーリード12の本数を増大させることができる. 第6図(a)はベースフィルム14に半導体チップ10
を接合し、ベースフィルム14上の配線パターンl6と
半導体チップ10がワイヤボンディングされ、配線パタ
ーン16が導電性接着剤18によってインナーリード1
2に接合された例である。
間に中間接続体を介在して形成した半導体装置の例であ
る。中間接続体を介在させるとインナーリード12の先
端位置を後退させることができるから、インナーリード
12の配設スペースに余裕ができ、これによってインナ
ーリード12の本数を増大させることができる. 第6図(a)はベースフィルム14に半導体チップ10
を接合し、ベースフィルム14上の配線パターンl6と
半導体チップ10がワイヤボンディングされ、配線パタ
ーン16が導電性接着剤18によってインナーリード1
2に接合された例である。
第6図(b)は、リードフレームのダイバッド20上に
半導体チップ10が接合され、ダイパッド20上に接合
された配線パターン16を介して半導体チップ10とイ
ンナーリードl2とがワイヤボンディングによって接続
された例である.第6図(c)は、ダイパッド20に半
導体チップ10が接合され、FPCを介して半導体チッ
プ10とインナーリード12とが接続された例である。
半導体チップ10が接合され、ダイパッド20上に接合
された配線パターン16を介して半導体チップ10とイ
ンナーリードl2とがワイヤボンディングによって接続
された例である.第6図(c)は、ダイパッド20に半
導体チップ10が接合され、FPCを介して半導体チッ
プ10とインナーリード12とが接続された例である。
この例では半導体チップ10と配線パターンl6との間
をワイヤボンディングによって接続しているが、TA[
3用テープを用いて半導体チップと配線パターンを一括
ボンディングする方法もよく用いられる. (発明が解決しようとする課題) 上記のように、半導体チップとインナーリードとの中間
にFPCなどの中間接続体を介在させる方法として従来
種々の方法がなされているが、最近この中間接続体に各
種の機能をもたせて半導体装置の電気的特性を向上させ
る試みがなされている。
をワイヤボンディングによって接続しているが、TA[
3用テープを用いて半導体チップと配線パターンを一括
ボンディングする方法もよく用いられる. (発明が解決しようとする課題) 上記のように、半導体チップとインナーリードとの中間
にFPCなどの中間接続体を介在させる方法として従来
種々の方法がなされているが、最近この中間接続体に各
種の機能をもたせて半導体装置の電気的特性を向上させ
る試みがなされている。
たとえば、信号伝播の高速化に対応してインピーダンス
マッチングをとること、電源ラインのノイズを信号ライ
ンから除去することなどである。
マッチングをとること、電源ラインのノイズを信号ライ
ンから除去することなどである。
第6図(c)は半導体チップ10を搭載した背面電位を
グランド電位にすることによって電気的特性を向上させ
た従来例であるが、この場合ダイバッド20をグランド
電位にするためベースフィルムl4に透孔を設け、スル
ーホールめっき22を施して配線パターンl6とダイパ
ッド20とを電気的に導通させている。しかしながら、
このスルーホールめっき22はベースフィルムにめっき
を盛るために製造工程が複雑になるという問題点がある
。したがって、より容易に製造でき、半導体チップおよ
びリードフレームとの接続も簡単で取り扱いやすい中間
接続体が求められている。
グランド電位にすることによって電気的特性を向上させ
た従来例であるが、この場合ダイバッド20をグランド
電位にするためベースフィルムl4に透孔を設け、スル
ーホールめっき22を施して配線パターンl6とダイパ
ッド20とを電気的に導通させている。しかしながら、
このスルーホールめっき22はベースフィルムにめっき
を盛るために製造工程が複雑になるという問題点がある
。したがって、より容易に製造でき、半導体チップおよ
びリードフレームとの接続も簡単で取り扱いやすい中間
接続体が求められている。
本発明は上記問題点に鑑みてなされたものであり、その
目的とするところは,半導体チップとリードフレームと
を接続する中間接続体としてベースフィルムの両面に導
体層が設けられたFPCが用いられ、半導体チップとリ
ードフレームとの接続が容易になされるとともに、電気
的特性にも優れた半導体装置を提偶するにある. (課題を解決するための手段) 本発明は上記目的を達成するため次の構成をそなえる. すなわち,半導体チップがFPC等の中間接続体を介し
てリードフレームに接続され、樹脂封止されてなる半導
体装置において,前記中間接続体が電気的絶縁性を有す
るベースフィルムを介在させて複数の導体層が積層して
形成されると共に、下層の導体層に、ベースフィルムに
被覆されない露出部が形成され、中間接続体の各導体層
がワイヤボンディングによって半導体チップに接続され
たことを特徴とする.また、前記導体層が電源ラインあ
るいはグランドライン等の共通導体層とじて用いられた
ことを特徴とする. (作用) FPCの配線パターンはリードフレームと接続されて電
気的導通がとられるとともに半導体チップと配線パター
ンとがワイヤボンディングによって接続される。中間接
続体の導体層はリードフレームとワイヤボンディング等
によって接続され、半導体チップと中間接続体の導体層
とを接続する場合は中間接続体のベースフィルムに被覆
されない露出部と半導体チップとをワイヤボンディング
して接続する。
目的とするところは,半導体チップとリードフレームと
を接続する中間接続体としてベースフィルムの両面に導
体層が設けられたFPCが用いられ、半導体チップとリ
ードフレームとの接続が容易になされるとともに、電気
的特性にも優れた半導体装置を提偶するにある. (課題を解決するための手段) 本発明は上記目的を達成するため次の構成をそなえる. すなわち,半導体チップがFPC等の中間接続体を介し
てリードフレームに接続され、樹脂封止されてなる半導
体装置において,前記中間接続体が電気的絶縁性を有す
るベースフィルムを介在させて複数の導体層が積層して
形成されると共に、下層の導体層に、ベースフィルムに
被覆されない露出部が形成され、中間接続体の各導体層
がワイヤボンディングによって半導体チップに接続され
たことを特徴とする.また、前記導体層が電源ラインあ
るいはグランドライン等の共通導体層とじて用いられた
ことを特徴とする. (作用) FPCの配線パターンはリードフレームと接続されて電
気的導通がとられるとともに半導体チップと配線パター
ンとがワイヤボンディングによって接続される。中間接
続体の導体層はリードフレームとワイヤボンディング等
によって接続され、半導体チップと中間接続体の導体層
とを接続する場合は中間接続体のベースフィルムに被覆
されない露出部と半導体チップとをワイヤボンディング
して接続する。
(実施例)
以下本発明の好適な実施例を添付図面に基づいて詳細に
説明する。
説明する。
第1図は本発明に係る半導体装置に用いる中間接続体と
してのFPCの一実旅例を示す部分斜視図であり、第2
図はこのFPCを用いた半導体装置の実施例である。
してのFPCの一実旅例を示す部分斜視図であり、第2
図はこのFPCを用いた半導体装置の実施例である。
上記FPC30はポリイミド等の電気的絶縁性を有する
ベースフィルム32の上下面に導体層を設けたもので、
上屑の導体層はI”PC 3 0と接続するリードフレ
ームのインナーリードの配置に合わせた配線パターン3
4として形成され、下面の導体層は電源ラインあるいは
グランドラインとして共通に用いる共通導体層36とし
て形威される。
ベースフィルム32の上下面に導体層を設けたもので、
上屑の導体層はI”PC 3 0と接続するリードフレ
ームのインナーリードの配置に合わせた配線パターン3
4として形成され、下面の導体層は電源ラインあるいは
グランドラインとして共通に用いる共通導体層36とし
て形威される。
実施例のFIIC 3 0は矩形の枠体状に形成された
もので、矩形枠の内側に半導体チップが配置されて半導
体チップと配線パターン34とがワイヤボンディングさ
れるが、下層の共通導体層36と電気的な導通をとるた
めベースフィルム32に部分的に切欠38あるいは透孔
40を設けてこれらベースフイルムの除去部分で共通導
体層36が外部に露出する露出部を形成している。
もので、矩形枠の内側に半導体チップが配置されて半導
体チップと配線パターン34とがワイヤボンディングさ
れるが、下層の共通導体層36と電気的な導通をとるた
めベースフィルム32に部分的に切欠38あるいは透孔
40を設けてこれらベースフイルムの除去部分で共通導
体層36が外部に露出する露出部を形成している。
第2図(a)ではダイパッド42上に半導体チップ44
を接合するとともに、導電性接着剤46を用いてダイバ
ッド42上に上記Fl)C 3 0を接合している。半
導体チップ44と配線パターン34とはワイヤボンディ
ングによって接続し、共通導体層36は切欠38あるい
は透孔40部分でワイヤボンディングによって接続する
。井通導体Wj36をグランド電位とする場合はインナ
ーリード12のグランドラインと共通導体層36とを接
続すればよい.半導体チップ44は複数個所でグランド
ラインとボンディングするから,半導体チツプ44のグ
ランドライン位置に対応させてベースフイルム32に切
欠38あるいは透孔40を設けてこの切欠38あるいは
透孔40位置で共通導体層36とワイヤボンディングす
ることにより容易にグランドラインと接続することがで
きる.ダイバツド42は共通導体層36と電気的に接続
しているからダイバッド42も同時にグランド電位とな
る。
を接合するとともに、導電性接着剤46を用いてダイバ
ッド42上に上記Fl)C 3 0を接合している。半
導体チップ44と配線パターン34とはワイヤボンディ
ングによって接続し、共通導体層36は切欠38あるい
は透孔40部分でワイヤボンディングによって接続する
。井通導体Wj36をグランド電位とする場合はインナ
ーリード12のグランドラインと共通導体層36とを接
続すればよい.半導体チップ44は複数個所でグランド
ラインとボンディングするから,半導体チツプ44のグ
ランドライン位置に対応させてベースフイルム32に切
欠38あるいは透孔40を設けてこの切欠38あるいは
透孔40位置で共通導体層36とワイヤボンディングす
ることにより容易にグランドラインと接続することがで
きる.ダイバツド42は共通導体層36と電気的に接続
しているからダイバッド42も同時にグランド電位とな
る。
ダイバッド42はこの場合放熱板を兼ねることができる
。
。
第2図(b)はダイバッド42と特定のインナーリード
12とが接続されている例である.以上の第2図に示す
実施例ではインナーリードl2と配線パターン34とを
直接接続しているが、ワイヤボンディングによってイン
ナーリード12と配線パターン34との間を接続しても
よい。
12とが接続されている例である.以上の第2図に示す
実施例ではインナーリードl2と配線パターン34とを
直接接続しているが、ワイヤボンディングによってイン
ナーリード12と配線パターン34との間を接続しても
よい。
第3図は上記FPC 3 0を川いた他の実施例を示す
.この実施例では井通導体層36が半導体チップ44の
支持体を兼用している。インナーリード12との間は上
記例と同様に透孔40部分等でワイヤボンディングによ
って接続する.この実施例では半導体チップ44が共通
導体層36上に接合されているから半導体チップ44の
任意の位置で共通導体層36と接続できるという利点が
ある。
.この実施例では井通導体層36が半導体チップ44の
支持体を兼用している。インナーリード12との間は上
記例と同様に透孔40部分等でワイヤボンディングによ
って接続する.この実施例では半導体チップ44が共通
導体層36上に接合されているから半導体チップ44の
任意の位置で共通導体層36と接続できるという利点が
ある。
第4図はFI’C30のさらに他の実施例を示す。
この例ではリードフレー21のダイパッド42上に半導
体チップ44を接合すると井に,絶縁性接着剤48を用
いてダイパッド42上にFPC30を接合している。こ
の実施例は共通導体FJ36を井通の電源ラインとして
用いた例で、インナーリード12の電源ラインと共通導
体層36とを接続し、半導体チップ44と共通導体層3
6とをワイヤボンディングすることによって電源ライン
と容易に接続することができる。
体チップ44を接合すると井に,絶縁性接着剤48を用
いてダイパッド42上にFPC30を接合している。こ
の実施例は共通導体FJ36を井通の電源ラインとして
用いた例で、インナーリード12の電源ラインと共通導
体層36とを接続し、半導体チップ44と共通導体層3
6とをワイヤボンディングすることによって電源ライン
と容易に接続することができる。
以上のように、上記FPC30を用いた場合は半導体チ
ップ44と配線パターン34とをワイヤボンディングす
る際に同時にベースフィルム32の下層にある共通導体
屑36ともワイヤボンディングでき、井通導体層36と
確実な接続をとることができる。そして、井通導体層3
6は上記のようにグランド層あるいは電源層として共通
に利用することができるから、配線パターン34のうち
で電源ラインおよびグランドラインとして配分されてい
る本数分が不要になり、これによって信号ラインの本数
を増加させることが可能となる.なお、切欠38あるい
は透孔40を設けることニヨって部分的に配線パターン
34のパターン間隔が広くなるが、第1図に示す透孔4
0のように配線パターン34の間隔が比較的ひろくとれ
る外縁側に配置することにより高密度化を図ることがで
きる. 上記FPC30を製造する場合は、ベースフィルム32
の両面にスパッタリング等により銅の薄膜を形成し、配
線パターン34部分は所定形状に銅薄1漠上にめっきを
施すことにより形戒する.切欠38および透孔40はベ
ースフィルム32を化学エッチングすることによって任
意位置に容易に形成することができる。
ップ44と配線パターン34とをワイヤボンディングす
る際に同時にベースフィルム32の下層にある共通導体
屑36ともワイヤボンディングでき、井通導体層36と
確実な接続をとることができる。そして、井通導体層3
6は上記のようにグランド層あるいは電源層として共通
に利用することができるから、配線パターン34のうち
で電源ラインおよびグランドラインとして配分されてい
る本数分が不要になり、これによって信号ラインの本数
を増加させることが可能となる.なお、切欠38あるい
は透孔40を設けることニヨって部分的に配線パターン
34のパターン間隔が広くなるが、第1図に示す透孔4
0のように配線パターン34の間隔が比較的ひろくとれ
る外縁側に配置することにより高密度化を図ることがで
きる. 上記FPC30を製造する場合は、ベースフィルム32
の両面にスパッタリング等により銅の薄膜を形成し、配
線パターン34部分は所定形状に銅薄1漠上にめっきを
施すことにより形戒する.切欠38および透孔40はベ
ースフィルム32を化学エッチングすることによって任
意位置に容易に形成することができる。
このようにして得られたFPC30を用いれば,ベース
フィルム32と配線パターン34、共通導体層36とを
特殊な接着剤を用いて接合する必要がなくなり、共通導
体層36とダイパッド42との接合だけでよく、十分な
接合強度が得られる。
フィルム32と配線パターン34、共通導体層36とを
特殊な接着剤を用いて接合する必要がなくなり、共通導
体層36とダイパッド42との接合だけでよく、十分な
接合強度が得られる。
また、接着剤層をワイヤボンディング面側から2層なく
すことができるため、ワイヤボンディング時の超音波の
吸収等、接着剤に起因する不具合を低減できる。また、
配線パターン34と接着剤が接することがないため、マ
イグレーションの発生という問題点を解?l’lできる
。
すことができるため、ワイヤボンディング時の超音波の
吸収等、接着剤に起因する不具合を低減できる。また、
配線パターン34と接着剤が接することがないため、マ
イグレーションの発生という問題点を解?l’lできる
。
上記実施例は半導体チップ44を中間接続体としてのF
PC30の矩形枠内に配置してワイヤボンディングする
例であるが、上記FPCをCOL (Ch ipOn
Lead)あるいはLOG(Lead On Chip
)方式で用いることも可能である。
PC30の矩形枠内に配置してワイヤボンディングする
例であるが、上記FPCをCOL (Ch ipOn
Lead)あるいはLOG(Lead On Chip
)方式で用いることも可能である。
第5図はCOL形式での半導体装置の実施例を示す.
COI、形式は配線パターン34の上面に絶縁シート5
0を張設し、この絶縁シー1−50上に半導体チップ4
4を搭載するもので、配線パターン34の形成面に重ね
て半導体チップ44を載置することによって大形の半導
体チップ44を搭載可能にするものである。図示した実
施例では、FPC 30に所定の配線パターン34を形
成し、上記例と同様にベースフィルム32に切欠38、
透孔40を設けて下層の共通導体層36とワイヤボンデ
ィングできるように形成している。これによって,半導
体チップ44と井通導体層36とを容易に接続すること
ができる。
COI、形式は配線パターン34の上面に絶縁シート5
0を張設し、この絶縁シー1−50上に半導体チップ4
4を搭載するもので、配線パターン34の形成面に重ね
て半導体チップ44を載置することによって大形の半導
体チップ44を搭載可能にするものである。図示した実
施例では、FPC 30に所定の配線パターン34を形
成し、上記例と同様にベースフィルム32に切欠38、
透孔40を設けて下層の共通導体層36とワイヤボンデ
ィングできるように形成している。これによって,半導
体チップ44と井通導体層36とを容易に接続すること
ができる。
なお、共通導体層36の下層にポリイミド等の電気的絶
縁層を介してさらに別の共通導体層を設けることもでき
る。これにより導体層は全部で3層となり、最下層の上
側にある八通導体屑36とベースフィルム32を貢通さ
せて透孔あるいは切欠を設けることによって上記例と同
様にワイヤボンディングによって接続をとることができ
る。これトこより、たとえば上層の共通導体層36を電
源ライン、最下層の共通導体層をグランドラインのよう
に共通導体居に別々の機能を持たせることができる。
縁層を介してさらに別の共通導体層を設けることもでき
る。これにより導体層は全部で3層となり、最下層の上
側にある八通導体屑36とベースフィルム32を貢通さ
せて透孔あるいは切欠を設けることによって上記例と同
様にワイヤボンディングによって接続をとることができ
る。これトこより、たとえば上層の共通導体層36を電
源ライン、最下層の共通導体層をグランドラインのよう
に共通導体居に別々の機能を持たせることができる。
このように、電源ラインおよびグランドラインを共通化
した場合は配線パターンおよびこれに接続されるインナ
ーリードでのリード本数を節約することができ高密度化
を図ることができるとともに,電源ラインを信号ライン
から離すことによって電源ラインからのノイズの影響を
抑えられる等の電気的特定を有効に向上させることがで
きるという利点を有する。もちろん、FPCに設ける導
体層の層数はとくに限定されるものではなくさらに多層
に設けることも可能である。
した場合は配線パターンおよびこれに接続されるインナ
ーリードでのリード本数を節約することができ高密度化
を図ることができるとともに,電源ラインを信号ライン
から離すことによって電源ラインからのノイズの影響を
抑えられる等の電気的特定を有効に向上させることがで
きるという利点を有する。もちろん、FPCに設ける導
体層の層数はとくに限定されるものではなくさらに多層
に設けることも可能である。
なお、上述したようにベースフイルム32を部分的に除
去して共通導体層36を外部に露出させワイヤボンディ
ングによって接続できるようにする方法の他に、第1図
に示すように下層の共通導体層36の側方に突起39を
設けて、この突起39部分をワイヤボンデイング部とす
ることも可能である. 以上、本発明について好適な実施例を挙げて種々説明し
たが、本発明はこの実施例に限定されるものではなく、
神々のタイプの半導体装置に同様に適用できるものであ
って、発1リ]の精神を逸脱しない範囲内で多くの改変
を施し得るのはもちろんのことである。
去して共通導体層36を外部に露出させワイヤボンディ
ングによって接続できるようにする方法の他に、第1図
に示すように下層の共通導体層36の側方に突起39を
設けて、この突起39部分をワイヤボンデイング部とす
ることも可能である. 以上、本発明について好適な実施例を挙げて種々説明し
たが、本発明はこの実施例に限定されるものではなく、
神々のタイプの半導体装置に同様に適用できるものであ
って、発1リ]の精神を逸脱しない範囲内で多くの改変
を施し得るのはもちろんのことである。
(発明の効果)
上述したように、本発明に係る半導体装置によれば、F
PC等の中間接続体が多層構造に形成されたことによっ
て電気的特性を向上させる等の柿々の機能を付加するこ
とができ、また中間接続体とワイヤボンデイングによっ
て接続されることから確実な電気的接続をとることがで
き、また中間接続体の製造も容易にかつ確実にできる等
の著効を奏する。
PC等の中間接続体が多層構造に形成されたことによっ
て電気的特性を向上させる等の柿々の機能を付加するこ
とができ、また中間接続体とワイヤボンデイングによっ
て接続されることから確実な電気的接続をとることがで
き、また中間接続体の製造も容易にかつ確実にできる等
の著効を奏する。
第1図は本発明に係る半導体装置に用いる中間接続体の
一実施例を示す部分斜視図,第2図、第3図、第4図は
本発明に係る半導体装置の各実施例を示す断面図、第5
図はCOL形式の半導体装置の実施例を示す断面図、第
6図は中間接続体を用いた半導体装匝の従来例の断面図
である。 10、44・・・半導体チップ、 12・・・インナ
ーリード、 14、32・・・ベースフィルム、
l6、34・・・配線パターン、 20・・・ダイパ
ッド、 30・・・FPC、 36・・・共通導体
層、 38・・・切欠、 39・・・突起+ 40・
・・透孔、 42・・・ダイパッド、 46・・・導電
性接着剤、 47・・・封止樹脂、48・・・絶縁性接
着剤、 5o・・・絶縁シー1−。
一実施例を示す部分斜視図,第2図、第3図、第4図は
本発明に係る半導体装置の各実施例を示す断面図、第5
図はCOL形式の半導体装置の実施例を示す断面図、第
6図は中間接続体を用いた半導体装匝の従来例の断面図
である。 10、44・・・半導体チップ、 12・・・インナ
ーリード、 14、32・・・ベースフィルム、
l6、34・・・配線パターン、 20・・・ダイパ
ッド、 30・・・FPC、 36・・・共通導体
層、 38・・・切欠、 39・・・突起+ 40・
・・透孔、 42・・・ダイパッド、 46・・・導電
性接着剤、 47・・・封止樹脂、48・・・絶縁性接
着剤、 5o・・・絶縁シー1−。
Claims (1)
- 【特許請求の範囲】 1、半導体チップがFPC等の中間接続体を介してリー
ドフレームに接続され、樹脂封止されてなる半導体装置
において、 前記中間接続体が電気的絶縁性を有するベ ースフィルムを介在させて複数の導体層が積層して形成
されると共に、下層の導体層に、ベースフィルムに被覆
されない露出部が形成され、中間接続体の各導体層がワ
イヤボンディングによって半導体チップに接続されたこ
とを特徴とする半導体装置。 2、導体層が電源ラインあるいはグランドライン等の共
通導体層として用いられたことを特徴とする請求項1記
載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002382A JP2766361B2 (ja) | 1990-01-08 | 1990-01-08 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002382A JP2766361B2 (ja) | 1990-01-08 | 1990-01-08 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03206630A true JPH03206630A (ja) | 1991-09-10 |
JP2766361B2 JP2766361B2 (ja) | 1998-06-18 |
Family
ID=11527684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002382A Expired - Lifetime JP2766361B2 (ja) | 1990-01-08 | 1990-01-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2766361B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013071353A (ja) * | 2011-09-28 | 2013-04-22 | Toshiba Hokuto Electronics Corp | サーマルプリントヘッド |
-
1990
- 1990-01-08 JP JP2002382A patent/JP2766361B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013071353A (ja) * | 2011-09-28 | 2013-04-22 | Toshiba Hokuto Electronics Corp | サーマルプリントヘッド |
Also Published As
Publication number | Publication date |
---|---|
JP2766361B2 (ja) | 1998-06-18 |
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