JPH03205694A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体記憶装置、特にそのセンスアンプの
改良に関する。

スタティック型ランダム・アクセス・メモリ（ＲＡＭ）
におけるコモンデータ線対ＣＤＬ，ＣＤＬの信号を増幅
し℃、データ出力バッファ回路に伝えるセンスアンプは
、差動ＭＩＳＦＥＴと、その負荷として電流ミラー回路
（アクティブ負荷）とで構成された非対称型差ｒｆｉ）
Ｊ増幅回路が用いられていた。したがって、出力信号と
して、差動ＭＩ　Ｓ　Ｆ　Ｅ　Ｔのドレイン電流の差の
電流が得られるため、このセンス・アンプは、比較的感
度を高くすることができる。しかし、増幅率は５程度と
小さいため、コモンデータ線ＣＤＬ．ＣＤＬからの入カ
レベル差が大きくならなげれば、所定の出力電圧が得ら
れない。

また、このセンス・アンプを構成する素子の特性のバラ
ツキ等により生じるオフセソト電圧が、そのまま次段に
伝えられてしまうと（・う欠点をこのセンス・アンプは
持っている。さらにこのセンス・アンプは、一対の入力
信号レベル差な入力信号として受け、回路の接地電位に
対して上記入力信号レベル差に応じた電位を有する出力
信号を形成する非対称型であるため、次段のロジックス
レノショルド電圧の影響を受け、ノイズマージンも小さ
くなる。以上のことより、上記センスアンプを用いた場
合、コモンデータ線対ＣＤＬ，ＣＤＬのレベル差を約０
．５ボルトと大きくする必要があり、高速動作化を図る
上で大きな障害となっている。

この発明の目的は、高速動作化を図った半導体記憶装置
な提供することにある。

この発明の他の目的は、素子の特性のバランキ，ノイズ
の影響を軽減した高感度のセンスアンプを備えた半導体
記憶装置を提供することにある。

この発明に従えば、コモンデータ線対ＣＤＬ　，ＣＤＬ
の信号を受け、互いに逆相の出力信号を形成する並列形
態の第１，第２の非対称型差動増幅回路がセンスアンプ
として用いられる。

以下、この発明を実施例とともに詳細に説明する。

〔スタティックメモリシステムの構成及び動作〕スタテ
ィックメモリシステムの構或を第１図に従って説明する
。まず、点線で囲まれたプロノクダイアグラムはスタテ
ィノクメモリシステムを示しており、このシステムはＳ
−ＲＡＭ　　ＩＣ　　ＡＲＲＡＹ（以下、Ｓ−ＲＡＭと
称する。）並びに計算機の中央処理装置（以下、ＣＰＵ
と称する、図示せず。）とＳ−ＲＡＭとの間のインター
フエイス回路から構成されている。Ｅはバノクアノプの
機能を原理的に表わした電源回路であり、通常は電源Ｅ
。が働いているが、電源Ｅ。をＯＦＦにしたとき或はそ
れが故障したときに補助の電源ＥＢが働きメモリチップ
の記憶内容を保持するように構成されてＬ・る。なお、
電源Ｖ。０とＶＳＳは全メモＩＪＩＣに共通と紅ってい
る。

次に上記スタティソクメモリシステム．！：，ＣＰＵと
の間の入出力信号を説明する。まず、アドレス信号Ａ　
ｏ％Ａ　）（は実線で囲んだＳ−ＲＡＭ内の２ｋ個のメ
モリセルのアドレスを選択する信号である。

そのうちＡｏ−Ａｉのアドレス信号は各メモリＩＣに共
通なアドレス信号として割り当てられ、Ａ１＋１〜Ａｌ
（のアドレス信号はｍ列のＩＣアレイの選択信号として
割り当てられ、各列のＩＣに共通なチップセレクト信号
ＣＳとして使われる。ＷＥはライトイネーブル信号であ
り、Ｓ−ＲＡＭにおけるデータの読出し及び書込み命令
信号であり、全メモＩＪ　Ｉ　ＣのＷＥ端子に供給され
る。ＭＳはＳ−ＲＡＭのメモリ動作を開始させる、メモ
リ起動信号である。Ｄ，〜Ｄ８はＣＰＵとＳ−ＲＡＭと
を結ぶデータパスにおける入出力データである。

次にスタティンクメモリシステムをＳ−ＲＡＭと上記イ
ンターフェイス回路に分けて説明する。

まず、Ｓ−ＲＡＭはｎｋビット集積回路（以下、ｎｋと
称する。なお、１ｋビノトは２”＝１０２４ビノトな示
している。）を列にｍ個、行にＢ個配列し、（ｎＸｍ）
フード×Ｂビットのマトリクス状に結線されたＩＣアレ
イより成っている。なお、Ｂ行のＩＣプレイの各行にお
けるメモリＩＣのデータ入力端子Ｄｉｎとデータ出力端
子Ｄ。ｕｔは共通に接続されている。

次にインターフェイス回路を説明する。ＡＤＨはＣＰＵ
から送出されるアドレス信号Ａ。−Ａｋを受信し、Ｓ−
Ｒ．ＡＭの動作にあったタイミングのアドレス信号に変
換するアドレスレシーバである。

ＤＣＲはＳ−ＲＡＭのチソプな選択するためのチノプ選
択制御信号（以下、ＣＳ，〜ＣＳｍと称する。ｍ＝２ｋ
　”）を送出するデコーダである。

ＤＢＤはＣＰＵとＳ−ＲＡＭとの間のデータ入出力がゲ
ート制御信号ＧＣにより切換えられるデータパスドライ
バである。なおゲート制御信号ＧＣはライト・エナープ
ル信号ＷＥとメモリ起動信号ＭＳの論理的な組み合わせ
で作られる。

？Ｃアレイのデータ出力Ｄ。１〜ＤＯＢは選択された列
のＩＣ（Ｂ個）のデータ出力端子から読み出し出力信号
を受け、ＩＣプレイのデータ入力ＤＩ１〜ＤＩＲは選択
された列のＩＣ（Ｂ個）のデータ入力端子Ｄｉｎに書き
込みデータを送る。

次にスタティックメモリシステム内におけるアドレス信
号の働きを説明する。

ＣＰＵからのアドレス信号Ａ。−Ａｌ（は２つの系統に
分けられ、すなわち、アドレス信号Ａ　■　−Ａ　ｉは
Ｓ−ＲＡＭの各チップ内のメモリマトリクスのアドレス
信号として使用され、アドレス信号Ａｉ＋１〜ＡｋはＳ
−ＲＡＭのチップからみた場合、そのチップ全体を選ぶ
か否かのチップ選択信号になる。

〔１６ｋワード×１ビット　Ｓ−ＲＡＭ回路構成〕第２
Ａ図は、記憶容量が１６ｋビット、出力が１ビットのＳ
−ＲＡＭ集積回路（以下ＩＣと称する）の内部構成を示
してＬ・る。

１６ｋピットのメモリセルは、各々が１２８列（ロウ）
×３２行（カラム）＝４０９６ピノト（４ｋビット）の
記憶容量を持つ４つのマトリクス（メモリアレイＭ−Ａ
ＲＹＩ〜Ｍ−ＡＲＹ４　）から構成され、各マトリクス
はロウデコーダＲ−ＤＣＲの左右に２つづつに分けて配
置されて（・る。

ロウ系のアドレス選択線（ワード線ＷＬ１〜ＷＬ１２８
．ＷＲ１〜ＷＲ１２８）には、アドレス信号Ａ。−Ａ５
　，Ａ１２〜Ａ　１　Ｂに基づＬ・て得られる２’＝２
５６通りのデコード出力信号がロウデコーダＲ−ＤＣＲ
より送出される。

このように各マトリクスのメモリーＭ−ＣＥＬはフード
線ＷＬＩ〜ＷＬ１２８，ＷＲＩ〜ＷＲ１２８の（・ずれ
か一本と後に説明する相補データ線対Ｄ１１，ＤＩ１〜
Ｄ１３２，Ｄ１３２の（・ずれか一対とに接続されて（
・る。

アドレス信号Ａ，，Ａ６は、４つのメモリマトリクスの
うち１つだけを選択するために用いられる。選択された
１つのメモリマトリクスにおいて１つのカラムを選択す
るためにアドレス信号Ａ７〜Ａ　１　１が用（・られる
。

メモリマトリクス選択信号ＧＳは上記アドレス信号Ａ５
　，Ａｌｌに基づいて４つの組み合せに解読する。

カラムデコーダＣ−ＤＣＲＩ〜Ｃ−ＤＣＲ４はそれぞれ
上記アドレス信号Ａ，〜Ａ．に基づいて２　＝３２通り
のカラム選択用デコード出力信号を提供する。

読み出し時にお（・てコモンデータ線対ＣＤＬ，ＣＤＬ
はコモンデータ線分割用トランジスタＱ　１　ｒＱ１　
：・・・・・・：Ｑ．，Ｑ．）によって各メモリアレ？
ごとに４分割され、書き込み時においてコモンデータ線
対ＣＤＬ，ＣＤＬは共通に結合される。

センスアンプＳＡＩ　，ＳＡ２　，ＳＡ３　，ＳＡ４は
上記分割されるコモンデータ線対ＣＤＬ，ＣＤＬに対応
してそれぞれ設けられている。

この様にコモンデータ線対ＣＤＬ　，ＣＤＬを分割し、
それぞれにセンスアンブＳＡＩ　．ＳＡ２　，ＳＡ３　
，ＳＡ４を設げたねら（・はコモンデータ線対ＣＤＬ　
，ＣＤＬの寄生容量を分割し、メモリセル情報読み出し
動作の高速化を図ることにある。

アドレスバッファＡＤＢは１４の外部アドレス信号Ａ。

−Ａ１■からそれぞれ１４対の相補アドレス信号ａ。−
ａｌｌ１を作成し、デコーダ回路（Ｒ−ＤＣＲ，Ｃ−Ｄ
ＣＲ，ＧＳ　）に送出する。

内部制御信号発生回路ＣＯＭ−ＧＥは２つの外部制御信
号テコ（チップセレクト信号），Ｗ百（ライトイネーブ
ル信号）を受けて、ＣＳＩ（ロウデコーダ制御信号），
ＳＡＣ（センスアンプ制御信号），ｗｅ（書き込み制御
信号），ＤＯＣ（データ出力バッファ制御信号），ＤＩ
Ｃ（データ人カバノファ制御信号）等を送出する。

〔１６ｋワード×１ビソト　Ｓ−ＲＡＭ回路動作〕第２
Ａに示すＳ−ＲＡＭＩＣの回路動作を第２Ｂ図のタイミ
ング図に従って説明する。

このＩＣにおける全ての動作つまりアドレス設定動作，
読み出し動作，書き込み動作は一方の外部制御信号ＣＳ
がロウレベルの期間のみ行なわれる。この際他方の外部
制御信号ＷＥがハイレベルならば読み出し動作を行な（
・、ロウレベルならば書き込み動作を行なう。

まずアドレス設定動作および読み出し動作につ（・て説
明する。

アドレス設定動作は、外部制御信号ＣＳがロウレベルで
ある場合、この期間に印加されたアドレス信号に基づい
て常に行なわれる。逆に外部制御信号ＣＳをハイレベル
にしておくことによって、不確定なアドレス信号に基づ
くアドレス設定動作および読み出し動作を防止できる。

外部制御信号ＣＳがロウレペルにｋると、ロウデコーダ
Ｒ−ＤＣＲはこの信号に同期したハイレベルの内部制御
信号ＣＳＩを受けて動作を開始する。上記ロウデコーダ
（兼ワードドライバ）Ｒ一ＤＣＲは８種類の相補対アド
レス信号ａ。−ａｓ，ａ＋２〜ａ＋ｓを解読して１つの
フード線を選択し、コレヲハイレベルに駆動する。

一方、４つのメモリアレイＭ−ＡＲＹＩ〜Ｍ一ＡＲＹ４
のうち（・ずれか１つがメモリアレイ選択信号ｍ１〜ｍ
４によって選択され、選択された１つのメモリアレイ（
例えばＭ−ＡＲＹＩ）中の１つの相補データ線対（例え
ばＤｌｌ，Ｄｌｌ）がカラムデコーダ（例えばＣ−ＤＣ
ＲＩ　）によって選択される。

この様にして１つのメモリセルが選択（アドレス設定）
される。

アドレス設定動作によって選択されたメモリセルの情報
は分割されたコモンデータ線対のうちの１つに送出され
センスアンプ（例えばＳＡＩ）で増幅される。

この場合、４つのセンスアンプＳＡＩ　，ＳＡ２，ＳＡ
３　，ＳＡ４のうちいずれか１つがメモリアレイ選択信
号ｍ１〜ｍ４によって選択され、選択された１つのセン
スアンプのみがハイレベルの内部制御信号ＳＡＣを受け
て（・る期間動作する。

この様に４つのセンスアンプＳＡＩ　，ＳＡ２，ＳＡ３
　．ＳＡ４のうち使用する必要のな（・３つのセンスア
ンプを非動作状態とすることにより低消費電力化を図る
ことができる。上記非動作状態の３つのセンスアンプの
出力はハイインピーダンス（フローティング）状態とさ
れる。

センスアンプの出力信号はデータ出力バ，ファＤＯＢに
より増幅され、出力データＤ。ｕｔとしてＩＣ外部に送
出される。

上記データ出力バノファＤＯＢはハイレベルの制御信号
ＤＯＣを受けて（・る期間動作する。

次に書き込み動作につい℃説明する。

外部制御信号ＷＥがロウレベルになると、これに同期し
たハイレベルの制御信号ｗｅがコモンデータ線分割用ト
ランジスタ（Ｑ，　　．Ｑ．　　；・・・・・・；Ｑ．
，Ｑ．）に印加され、コモンデータ線ＣＤＬ．ＣＤＬが
共通に結合される。

一方、データ入カバッファＤＩＢは、ロウレベルの制御
信号ＤＩＣを受けて（・る期間、ＩＣ外部からの入カデ
ータ信号Ｄｉｎを増幅し前記共通に結合されたコモンデ
ータ線対ＣＤＬ，ＣＤＬに送出する。

上記コモンデータ線対ＣＤＬ　，ＣＤＬ上の入力データ
信号は、アドレス設定動作によって定められたメモリセ
ルＭ−ＣＥＬに書き込まれる。

〔２ｋワード×８ピット　Ｓ−ＲＡＭ回路構成〕第３Ａ
図は、記憶容量が１６ｋピノト、出力が８ピントのＳ−
ＲＡＭ集積回路（以下ＩＣと称する）の内部構成を示し
て（・る。

１６ｋビノトのメモリセルは、各々が１２８列（ロウ）
×１６行（カラム）＝２０４８ピット（２ｋピント）の
記憶容量を持つ８つのマトリクス（メモリアレイＭ−Ａ
ＲＹＩ〜Ｍ−ＡＲＹ８　）から構或され、各マトリクス
はロウデコーダＲ−ＤＣＨの左右に４つづつに分けて配
置されている。

ロウ系のアドレス選択ａ＜ワード線ＷＬＩ〜ＷＬ１２８
，ＷＲＩ〜ＷＲ１２８）には、アドレス信号Ａ。−Ａ，
に基づいて得られる２’＝１２８通りのデコード出力信
号がロウデコーダＲ−ＤＣＲより送出される。

このように各マトリクスのメモリーＭ　−　Ｃ　Ｅ　Ｌ
はワード線ＷＬＩ〜ＷＬ１２８，ＷＲＩ〜ＷＲ１２８の
（・ずれか一本と後に説明する相補データ線対Ｄ１１，
ＤＩ１〜Ｄ１３２．Ｄ１３２のいずれか一対とに接続さ
れて（・る。

なおワード線中間バノファＭＤＩ，ＭＢ２は、それぞれ
ワード線ＷＬＩ〜ＷＬ１２８，ＷＲＩ〜ＷＲ１２８の末
端での遅延時間をできるだけ小さくするため増幅作用を
有し、Ｍ−ＡＲＹ２とＭＡＲＹ３およびＭ−ＡＲＹ６と
Ｍ−ＡＲＹ７との間に配置されて（・る。

アドレス信号Ａ，〜Ａ，ｏは、上記８つのマトリクスか
らそれぞれ１つづつのカラムを選択するために用（・ら
れる。

カラムデコーダＣ−ＤＣＲは上記アドレス信号Ａ，〜Ａ
１ｏに基づ（・て２’＝１６通りのカラム選択用デコー
ド出力信号を提供する。

アドレスバッファＡＤＨは１１の外部アドレス信号Ａ。

−Ａ１。からそれぞれ１１対の相補アドレス信号ａ。−
ａｌＯを作成し、デコーダ回路（Ｒ−ＤＣＲ，Ｃ−ＤＣ
Ｒ）に送出する。

内部制御信号発生回路ＣＯＭ−ＧＥは３つの外部制御信
号ＣＳ（チノプセレクト信号），ＷＥ（ライトイネーブ
ル信号），ＯＢ（アウトプソトイネーブル信号）を受け
て、ＣＳＩ（ロウデコーダ制御信号），ＣＳ１２（セン
スアンプおよびデータ入カバノファ制御信号），Ｗ−ｃ
（書き込み制御信号）　ｒ　Ｗ”　ｃ　’　ｏ　（デー
タ出力バッファ制御信号）等を送出する。

Ｃ２ｋフード×８ピノト　Ｓ−ＲＡＭ回路動作〕第３Ａ
図に示すＳ−ＲＡＭＩＣの回路動作を第３Ｂ図のタイミ
ング図に従って説明する。

このＩＣにおける全ての動作つまりアドレス設定動作，
読み出し動作，書き込み動作は外部制御ｉ号ｃｓがロウ
レベルの期間のみ行紅われる。この際他方の外部制御信
号ＷＥがハイレベルならば読み出し動作を行い、ロウレ
ペルならば書き込み動作を行う。

外部制御信号ＯＥは８ビノトの出力信号をＩＣ外部に送
出する際の出力タイミングを制御するために用（・もれ
る。

まずアドレス設定動作および読み出し動作につ（・て説
明する。

アドレス設定動作は、外部制御信号ＣＳがロウレベルで
ある場合、この期間に印加された信号に基づ（・て常に
行なわれる。逆に外部制御信号ＣＳをハイレペルにして
おくことによって、不確定なアドレス信号に基づくアド
レス設定動作および読み出し動作を防止できる。

外部制御信号ＣＳがロウレベルになると、ロウデコーダ
Ｒ−ＤＣＲはこの信号に同期したハイレベルの内部制御
信号ＣＳ１を受げて動作を開始する。上記ロウデコーダ
（兼フードドライバ）Ｒ−ＤＣＲは７種類の相補対アド
レス信号ａ。−ａ６を解読して左右一対のフード線を選
択し、これをハイレベルに駆動する。

一方、カラムデコーダＣ−ＤＣＲは８つのメモリアレイ
Ｍ−ＡＲＹＩ〜Ｍ−ＡＲＹ８からそれぞれ１つづつのカ
ラムを選択する。

この様にして各メモリアレイごとに１つすなわち合計８
つのメモリセルが選択（アドレス設定）される。

アドレス設定動作によって選択されたメモリセルの情報
は各メモリアレイのコモンデータ線対ＣＤＬ　，ＣＤＬ
に送出され各センスアンプＳＡで増幅される。

上記センスアングＳＡは外部制御信号ＣＳに同期したハ
イレベルの制御信号ＣＳ１２を受げ′″Ｃ（・る期間動
作する。

センスアンプＳＡの出力信号はデータ出力バッファＤＯ
Ｉ３により増幅され、出力データＤ。ｕｔｌ〜Ｄｏｕｔ
　８とし”（ＩＣ外部に送出される。

上記データ出力バッファＤＯＢはハイレベルの制御信号
ｗ　”　ｃ　”　ｏを受けて（・る期間動作する。

次に書き込み動作につ（・て説明する。

外部制御信号ＷＥおよびＣＳが共にロウレペルにねると
、これに同期したハイレベルの制御信号ｗ　’　ｃが書
き込み制御トランジスタ（Ｑ，，Ｑ，：・・・・・・；
Ｑ．，Ｑ．）に印加され、各コモンデータ線対ＣＤＬ　
，ＣＤＬと各データ人カバッファＤＩＢとが結合される
。

一方、各メモリアレイに対応して設けられたデータ人カ
バッファＤＩＢは、ロウレベルの制御信号ＣＳ１２を受
げている期間、ＩＣ外部から印加された８つの入カデー
タ信号Ｄｉｎ１〜Ｄｌｎ８をそれぞれ増幅し、各メモリ
アレイに対応して設げられたコモンデータ崖対ＣＤＬ　
，ＣＤＬに送出する。

上記コモンデータ線対上の各入力データ信号は、アドレ
ス設定動作によって定められた８つのメモリセルＭ−Ｃ
ＥＬにそれぞれ書き込まれる。

〔メモリセル回路〕

第４図に第２Ａ図および第３Ａ図のメモリーアレイ中の
１ピットのメモリ・セルＭ−ＣＥＬの回路を示す。この
メモリ・セルは直列接続された負荷抵抗Ｒ＋　　，Ｒｚ
　と駆動用ＭＩＳＦＥＴ（絶縁ゲート型電界効果トラン
ジスタ）Ｑ．．Ｑ．から成る１対のインバータ回路の入
出力を交差結合したフリップ・フロツプと１対のトラン
スミッション・ゲート用ＭＩ　ＳＦＥＴＱｓ　　，Ｑ４
　で構成されてＬ・る。フリップ・フロップは情報の記
憶手段として用（・られ、トランスミッション・ゲート
はフリツプ・フロノブと相補データ線対Ｄ　，Ｄ　（　
Ｄ＋＋，Ｄｏ・・・・・・Ｄ，３，　，　Ｄ，，！間に
おける情報の伝達を制御するためのアドレス手段として
用いられ、その動作はロウデコーダＲ−ＤＣＨに接続さ
れたワード線Ｗ（ＷＬＩ．・・・・・・ＷＬ１２８，Ｗ
ＲＩ，・・・・・・ＷＲ１２８）に印加されるアドレス
信号によって制御される。

〔周辺回路〕

第５図に周辺回路、例えば第２Ａ図および第３Ａ図のデ
ータ出力バッファＤＯＢを示す。このデータ出力バノフ
ァＤＯＢでは、制御信号Ｃ。ｎｔが論理”ｌ”（−ｌ−
ｖＣｃ）のとき、出力ｖｏｕｔが入力工。に従クた論理
値となると共に非常に低い出力インピーダンスが得られ
、Ｃｏｎｔが”Ｏ”のとき、ｖｏｕｔは入力Ｉｎに関係
しな（・不定のレベルとなる、す々わち非常に高（・出
力イ／ビーダンスが得られる。このように、高低両出力
インピーダンスを有すバッファは複数のバツ７ア出力の
Ｗ　ｉ　ｒ　ｅ　ｄ−ＯＲを可能とする。

最終段には、重（・負荷を高速に駆動できるよう、駆動
能力の大き見・バイポーラ・トランジスタＱｔｏｓが使
用され、Ｑ＋ｏｓはＰチャンネルＭＩＳＦＥＴより駆動
能力の太き（・ＮチャンネルＭＩＳＦＥＴＱ，。，と一
緒にプノシュプル回路を構成し″″Ｃ（・る。

第６図は、以上説明したスタティック型ＲＡＭに用いら
れるセンスアンプＳＡの一実施例を示す回路図である。

この実施例では、差動ＭＩＳＦＥＴＱ．。１Ｑ２０２及
びそれぞれのドレインに設けられた電流ミラー回路を構
成するアクティブ負荷ＭＩＳＦＥＴＱｚｏｓ　ｐ　Ｑ２
０４とで構成された第１の非対称型差動増幅回路Ｐ，と
、ＭＩＳＦＥＴＱ，。，〜Ｑ，。，によって構成された
上記非対称型差動増幅回路Ｐ１と同様な構成の第２の非
対称型差動増幅回路Ｐ２とが、コモンデータ線対ＣＤＬ
　，ＣＤＬからの信号Ｄｉ　　，Ｄｉ　？：受け、互い
に逆相の出力信号Ｄｉ′Ｄｉ′を形成する。すなわち、
第１，第２の非対称型差動増幅回路Ｐ，，Ｐ，の反転入
力端子（−）であるＭＩＳＦＥＴＱｚｏｔ　，Ｑｚｏａ
のゲートには、それぞれ上記信号Ｄｉ，Ｄｉが印加され
る。そして、非反転入力端子（＋）であるＭＩＳＦＥＴ
Ｑ，。１，Ｑ，。，のゲートには、交差結線によって信
号Ｄｉ．Ｄｉがそれぞれ印加される。この実施例では、
上記第１，第２の非対称型差動増幅回路Ｐ，，Ｐ，に対
して共通の定電流源を構成するＭＩ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑｚｏ＊が設けられて（・る。このＭＩＳＦＥ　Ｔ　Ｑ
，。，に替え、それぞれの差動ＭＩ　ＳＦＥＴＱｔｏＩ
＋　Ｑ２０２及びＱｚｏｓ　ｒ　Ｑｔｏａの共通ソース
に、定電流源としてのＭＩＳＦＥＴを設けるものであっ
てもよい。

この実施例では、センスアンプにおける電圧利得を大き
くするため、第１，第２の非対称型差動増幅回路Ｐ，，
Ｐ２からの出力信号Ｄｒ　ｒ　Ｄ　＋’が、Ｍ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑｒ＋ｏ　＝Ｑｔ＋＜によって構成され
た上記非対称型差動増幅回路Ｐ１およびＰ，と同様な構
成の第３の非対称型差動増幅回路Ｐ，に印加されて（・
る。

そして、この第３の非対称型差動増幅回路Ｐ，からの出
力信号ＯＵＴ（Ｄｉ″）が第５図に示したデータ出力バ
ッファＤＯＢの入出力端子ＩＮに伝えられる。

また、上記定電流源としてのＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ２０１Ｑ２１，は、第２Ａ図に示すような分割された
センスアンプの場合、制御信号ＳＡＣと、メモリアレイ
選択信号ｍｉとを受けるインバータ回路工Ｖ１ＩＶ，及
びＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｈ＋５〜Ｑ２１，で構成
された制御回路ＣＯＮＴによってスイッチ制御される。

一方、第３Ａ図の実施例のように、対応するデータ出力
バノファに対して分割され々Ｌ・センスアンプの場合に
は、第３Ｂ図に示すようた信号ＣＳ１２が上記定電流源
としてのＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｔ。，およびＱ，
１，のゲートに印加される。

この実施例によれば、２つの非対称型差動増幅回路Ｐ＋
，Ｐｚを用（・て平衡信号Ｄｉ’，Ｊ’を形成するもの
である。したがって、それぞれの非対称型差動増幅回路
Ｐ＋　　，Ｐｔがオフセット電圧を持つものであっても
、同一のモノリシックＩＣ内に形成された場合、上記オ
フセット電圧は同様に生じるため、両者を相殺させるこ
とができる。

また、入力信号Ｄｉ　，Ｄｉに同相のノズルがのった場
合でも、これらを相殺させることができる。

しかも、増幅率を高めるために、同様な非対称型差動増
幅回路Ｐ３を次段に設けることができる。

なお、この非対称型差動増幅回路Ｐ，の持つオフセット
電圧は、次段に伝えられるが、上記信号Ｄｉ　，Ｄｉの
信号レベルが太き（・ため、実質的には無視することが
できる。

これにより、オフセノト電圧，及びノイズの影響を軽減
し、かつ、高感度，高増幅率のセンスアンプを得ること
ができる。

ちなみに、コモンデータ線対ＣＤＬ，ＣＤＬからの信号
Ｄ　ｉ　，Ｄ　ｉの電圧差が０．２ボルト程度と小さく
ても、データ出力バッファＤＯＢを駆動するに十分な出
力信号を、この実施例のセンスアンプＳＡは形成でき、
スタティック型ＲＡＭの高速動作化を図ることができる
。

なお、第６図の実施例回路にお（・て、第３の非対称型
差動増幅回路Ｐ，を省略して、信号Ｄ　，／，Ｄ１′を
、次段のデータ出力バッファＤＯＢに伝えるものであっ
てもよＬ・。この場合、第５図のデータ出力バッファＤ
ＯＢでは、インバータ回路Ｇ，．，が省略され、信号Ｄ
　，／　，　Ｄ　，／が端子Ｔ，，Ｔ，に直接入力され
る。

この場合には、平衡信号Ｄｉ，Ｄｉ’が出力信号とされ
ることにより、前述のように１つの非対称型差動増幅回
路を用（・る場合に比べ、２倍の増幅率とすることがで
きる。そして、上述のようにオフセット電圧，同相ノイ
ズは相殺させることができる。

第７図には、この発明の他の一実施例のブロック図が示
されて（・る。

この実施例では、前記同様な非対称型差動増幅回路Ｐ，
，Ｐｔにより、平衡信号Ｄ　ｉ　＋　Ｄ　ｌ’を形成す
る。そして、同様な非対称型差動増幅回路Ｐ４　　，Ｐ
５を設けて、平衡出力信号ＯＵＴ，ＯＵＴを形成するも
のである。各非対称型差動増幅回路Ｐ，，Ｐ，及びＰ，
，Ｐ，の具体的回路は、第６図の回路と同様であるので
、その説明を省略する。

上記平衡出力信号ＯＵＴ　，ＯＵＴは、第５図のデータ
出力バッファＤＯＢでは、インバータ回路Ｇ，．３が省
略され、ゲート回路Ｇｌｏｌ　，　Ｇ１ｏ２の一方の入
力端子Ｔ，，Ｔ．にそれぞれ直接入力される。

この実施例では、出力信号も平衡信号とするものである
ので、出力側非対称型差動増幅回路Ｐ，Ｐ，の持つオフ
セット電圧も相殺させることができる。また、増幅率も
第６図の実施例回路に比べ、２倍と大きくすることがで
きる。

これにより、よりいっそうオフセット電圧，及？ノイズ
の影響を軽減し、かつ、高感度，高増幅率のセンスアン
プを得ることができる。

第８図は、上記非対称型差動増幅回路Ｐの他の具体的一
実施例を示す回路図である。

この実施例は、差動Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｘ＋ｕ
　，Ｑ２２。

の負荷として、ゲートが接地されたＭＩ　ＳＦＥＴＱ２
２，と、これらのＭＩＳＦＥＴＱ２■ｌＱ４２１の共通
ドレインがゲートに接続されたＭＩＳＦＥＴＱｚｚｚで
構成される。この実施例では、負荷ＭＩ　ＳＦＥＴＱｚ
ｚｚのソース，ゲート間電圧を大きくできるから、電流
ミラー回路を用Ｌ・る場合に比べ高い増幅率を得ること
ができる反面、オフセット電圧が大きくなる。しかし、
第６図，第７図における非対称型差動増幅回路Ｐ，，Ｐ
，及びＰ４　，Ｐ，のよ５　ｆｘ構成で用（・る場合に
は、オフセット電圧が相殺させることができるため、問
題になることはなく、高増幅率が生かされる。

第９図は、第６図，第７図の非対称型増幅回路Ｐ，，Ｐ
，をモノリシックＩＣ上に形成した場合のレイアウト図
を示して（・る。

同図にお（・て、太（・実線で示したのはアルミニウム
配線を示し、電源電圧ｖｃｃ，接地ＧＮＤライン，及び
差動Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｙｏ＋　，Ｑｔｏｚ　
，及びＱ２０５１Ｑｚｏａの共通ソース接続，差動ＭＩ
ＳＦＥＴと負荷ＭＩ　ＳＦＥＴとの共通ドレイン接続の
ために用いられている。

細（・実線で示したのは、導電性ポリシリコン層を示し
、各ＭＩＳＦＥＴのゲート電極及びこれに関連する配線
のために用（・もれる。

破線は、ｐ型又はｎ型の拡散領域を示し、ＭＩＳＦＥＴ
のソース，又はドレイン及び差動ＭＩＳＦＥＴのゲート
交差結線に用（・もれる。

そして、一点鎖線は、ｎ型基板上に形成されたｐ型ウエ
ル領域を示して（・る。したがって、このＰ　−　Ｗｅ
　Ｉ　１内にｎチャンネルＭＩＳＦＥＴが形成される。

また、凶印はコンタクトを示して（・る。

この発明は前記実施例に限定され紅い。

スタティック型ＲＡＭのシステム構成は、種々の実施形
態を採ることができるものである。

【図面の簡単な説明】

第１図〜第９図は、すべてこの発明の一実施例を示して
おり、第１図はスタティックメモリシステムのプロノク
図、第２Ａ図は、Ｓ−ＲＡＭＩＣの内部構成プロノク図
、第２Ｂ図は、そのタイミング図、第３Ａ図は、他の一
実施例を示すＳ−ＲＡＭＩＣの内部構成ブロック図、第
３Ｂ図は、そのタイミング図、第４図は、メモリアレイ
中の１ビノトのメモリ・セルの回路図、第５図は、デー
タ出力バッファの回路図、第６図は、センスア／プの回
路図、第７図は、他の一実施例を示すセンスアンプのブ
ロック図、第８図は、上記センスアンプに用し・られる
他の一実施例を示す非対称型差動増幅回路の回路図、第
９図は、センスアンプの主要部のレイアウト図である。 第 ２ ＤＯＣ ＜ＲＥＡＤ　ＣＹＣＬＥ＞ Ｂ 図 ３　　　　　　　　　　一 覧 ＤＩＣ ＤｉｎＤＡＴＡ　ＶＡＬＩＤ ＜ＷＲＩＴＥ　　ＣＹＣＬＥ＞ 第 ３ ＜ＲＥＡＤ　ＣＹＣＬＥ＞ Ｂ 図 ＜ＷＲＩＴＥ　ＣＹＣＬＥ＞ 第 ４ 図 第 ６ 図 第 ７ 図 第 ８ 図 手続補正書（方式） 平成　３年２月２０日

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイと、 上記メモリアレイの選択されたメモリセルからのデータ
   信号が与えられる複数のコモンデータ線対と、 上記コモンデータ線対のそれぞれに設けられた複数のセ
   ンスアンプと、 出力バッファとを備え、 上記複数のセンスアンプのそれぞれが、一対の差動入力
   素子と、上記差動入力素子の一方の素子の電流に応答し
   て上記差動入力素子の他方の素子の電流と合成されて出
   力点に供給されるべき電流を形成する非対称負荷手段と
   、上記差動入力素子及び非対称負荷手段と直列接続され
   制御信号によって動作制御される電流源とを含んでなり
   、 上記複数のセンスアンプの上記出力点が互いに共通結合
   されてなり、 データ読み出しにおいて上記複数のコモンデータ線のう
   ちのデータ線読み出しを行うべきコモンデータ線に対応
   するセンスアンプを上記制御信号によって選択的に動作
   させるようにしてなることを特徴とする半導体記憶装置
   。 ２、上記差動入力素子が、第１導電型のＭＩＳＦＥＴか
   らなり、 上記非対称負荷手段が、第２導電型のＭＩＳＦＥＴから
   なるカレントミラー負荷回路からなることを特徴とする
   特許請求の範囲第１項記載の半導体記憶装置。 ３、上記電流源が第１導電型のＭＩＳＦＥＴからなるこ
   とを特徴とする特許請求の範囲第１項又は第２項記載の
   半導体記憶装置。