JPH03205694A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03205694A JPH03205694A JP2214427A JP21442790A JPH03205694A JP H03205694 A JPH03205694 A JP H03205694A JP 2214427 A JP2214427 A JP 2214427A JP 21442790 A JP21442790 A JP 21442790A JP H03205694 A JPH03205694 A JP H03205694A
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体記憶装置、特にそのセンスアンプの
改良に関する。
改良に関する。
スタティック型ランダム・アクセス・メモリ(RAM)
におけるコモンデータ線対CDL,CDLの信号を増幅
し℃、データ出力バッファ回路に伝えるセンスアンプは
、差動MISFETと、その負荷として電流ミラー回路
(アクティブ負荷)とで構成された非対称型差rfi)
J増幅回路が用いられていた。したがって、出力信号と
して、差動MI S F E Tのドレイン電流の差の
電流が得られるため、このセンス・アンプは、比較的感
度を高くすることができる。しかし、増幅率は5程度と
小さいため、コモンデータ線CDL.CDLからの入カ
レベル差が大きくならなげれば、所定の出力電圧が得ら
れない。
におけるコモンデータ線対CDL,CDLの信号を増幅
し℃、データ出力バッファ回路に伝えるセンスアンプは
、差動MISFETと、その負荷として電流ミラー回路
(アクティブ負荷)とで構成された非対称型差rfi)
J増幅回路が用いられていた。したがって、出力信号と
して、差動MI S F E Tのドレイン電流の差の
電流が得られるため、このセンス・アンプは、比較的感
度を高くすることができる。しかし、増幅率は5程度と
小さいため、コモンデータ線CDL.CDLからの入カ
レベル差が大きくならなげれば、所定の出力電圧が得ら
れない。
また、このセンス・アンプを構成する素子の特性のバラ
ツキ等により生じるオフセソト電圧が、そのまま次段に
伝えられてしまうと(・う欠点をこのセンス・アンプは
持っている。さらにこのセンス・アンプは、一対の入力
信号レベル差な入力信号として受け、回路の接地電位に
対して上記入力信号レベル差に応じた電位を有する出力
信号を形成する非対称型であるため、次段のロジックス
レノショルド電圧の影響を受け、ノイズマージンも小さ
くなる。以上のことより、上記センスアンプを用いた場
合、コモンデータ線対CDL,CDLのレベル差を約0
.5ボルトと大きくする必要があり、高速動作化を図る
上で大きな障害となっている。
ツキ等により生じるオフセソト電圧が、そのまま次段に
伝えられてしまうと(・う欠点をこのセンス・アンプは
持っている。さらにこのセンス・アンプは、一対の入力
信号レベル差な入力信号として受け、回路の接地電位に
対して上記入力信号レベル差に応じた電位を有する出力
信号を形成する非対称型であるため、次段のロジックス
レノショルド電圧の影響を受け、ノイズマージンも小さ
くなる。以上のことより、上記センスアンプを用いた場
合、コモンデータ線対CDL,CDLのレベル差を約0
.5ボルトと大きくする必要があり、高速動作化を図る
上で大きな障害となっている。
この発明の目的は、高速動作化を図った半導体記憶装置
な提供することにある。
な提供することにある。
この発明の他の目的は、素子の特性のバランキ,ノイズ
の影響を軽減した高感度のセンスアンプを備えた半導体
記憶装置を提供することにある。
の影響を軽減した高感度のセンスアンプを備えた半導体
記憶装置を提供することにある。
この発明に従えば、コモンデータ線対CDL ,CDL
の信号を受け、互いに逆相の出力信号を形成する並列形
態の第1,第2の非対称型差動増幅回路がセンスアンプ
として用いられる。
の信号を受け、互いに逆相の出力信号を形成する並列形
態の第1,第2の非対称型差動増幅回路がセンスアンプ
として用いられる。
以下、この発明を実施例とともに詳細に説明する。
〔スタティックメモリシステムの構成及び動作〕スタテ
ィックメモリシステムの構或を第1図に従って説明する
。まず、点線で囲まれたプロノクダイアグラムはスタテ
ィノクメモリシステムを示しており、このシステムはS
−RAM IC ARRAY(以下、S−RAMと
称する。)並びに計算機の中央処理装置(以下、CPU
と称する、図示せず。)とS−RAMとの間のインター
フエイス回路から構成されている。Eはバノクアノプの
機能を原理的に表わした電源回路であり、通常は電源E
。が働いているが、電源E。をOFFにしたとき或はそ
れが故障したときに補助の電源EBが働きメモリチップ
の記憶内容を保持するように構成されてL・る。なお、
電源V。0とVSSは全メモIJICに共通と紅ってい
る。
ィックメモリシステムの構或を第1図に従って説明する
。まず、点線で囲まれたプロノクダイアグラムはスタテ
ィノクメモリシステムを示しており、このシステムはS
−RAM IC ARRAY(以下、S−RAMと
称する。)並びに計算機の中央処理装置(以下、CPU
と称する、図示せず。)とS−RAMとの間のインター
フエイス回路から構成されている。Eはバノクアノプの
機能を原理的に表わした電源回路であり、通常は電源E
。が働いているが、電源E。をOFFにしたとき或はそ
れが故障したときに補助の電源EBが働きメモリチップ
の記憶内容を保持するように構成されてL・る。なお、
電源V。0とVSSは全メモIJICに共通と紅ってい
る。
次に上記スタティソクメモリシステム.!:,CPUと
の間の入出力信号を説明する。まず、アドレス信号A
o%A )(は実線で囲んだS−RAM内の2k個のメ
モリセルのアドレスを選択する信号である。
の間の入出力信号を説明する。まず、アドレス信号A
o%A )(は実線で囲んだS−RAM内の2k個のメ
モリセルのアドレスを選択する信号である。
そのうちAo−Aiのアドレス信号は各メモリICに共
通なアドレス信号として割り当てられ、A1+1〜Al
(のアドレス信号はm列のICアレイの選択信号として
割り当てられ、各列のICに共通なチップセレクト信号
CSとして使われる。WEはライトイネーブル信号であ
り、S−RAMにおけるデータの読出し及び書込み命令
信号であり、全メモIJ I CのWE端子に供給され
る。MSはS−RAMのメモリ動作を開始させる、メモ
リ起動信号である。D,〜D8はCPUとS−RAMと
を結ぶデータパスにおける入出力データである。
通なアドレス信号として割り当てられ、A1+1〜Al
(のアドレス信号はm列のICアレイの選択信号として
割り当てられ、各列のICに共通なチップセレクト信号
CSとして使われる。WEはライトイネーブル信号であ
り、S−RAMにおけるデータの読出し及び書込み命令
信号であり、全メモIJ I CのWE端子に供給され
る。MSはS−RAMのメモリ動作を開始させる、メモ
リ起動信号である。D,〜D8はCPUとS−RAMと
を結ぶデータパスにおける入出力データである。
次にスタティンクメモリシステムをS−RAMと上記イ
ンターフェイス回路に分けて説明する。
ンターフェイス回路に分けて説明する。
まず、S−RAMはnkビット集積回路(以下、nkと
称する。なお、1kビノトは2”=1024ビノトな示
している。)を列にm個、行にB個配列し、(nXm)
フード×Bビットのマトリクス状に結線されたICアレ
イより成っている。なお、B行のICプレイの各行にお
けるメモリICのデータ入力端子Dinとデータ出力端
子D。utは共通に接続されている。
称する。なお、1kビノトは2”=1024ビノトな示
している。)を列にm個、行にB個配列し、(nXm)
フード×Bビットのマトリクス状に結線されたICアレ
イより成っている。なお、B行のICプレイの各行にお
けるメモリICのデータ入力端子Dinとデータ出力端
子D。utは共通に接続されている。
次にインターフェイス回路を説明する。ADHはCPU
から送出されるアドレス信号A。−Akを受信し、S−
R.AMの動作にあったタイミングのアドレス信号に変
換するアドレスレシーバである。
から送出されるアドレス信号A。−Akを受信し、S−
R.AMの動作にあったタイミングのアドレス信号に変
換するアドレスレシーバである。
DCRはS−RAMのチソプな選択するためのチノプ選
択制御信号(以下、CS,〜CSmと称する。m=2k
”)を送出するデコーダである。
択制御信号(以下、CS,〜CSmと称する。m=2k
”)を送出するデコーダである。
DBDはCPUとS−RAMとの間のデータ入出力がゲ
ート制御信号GCにより切換えられるデータパスドライ
バである。なおゲート制御信号GCはライト・エナープ
ル信号WEとメモリ起動信号MSの論理的な組み合わせ
で作られる。
ート制御信号GCにより切換えられるデータパスドライ
バである。なおゲート制御信号GCはライト・エナープ
ル信号WEとメモリ起動信号MSの論理的な組み合わせ
で作られる。
?Cアレイのデータ出力D。1〜DOBは選択された列
のIC(B個)のデータ出力端子から読み出し出力信号
を受け、ICプレイのデータ入力DI1〜DIRは選択
された列のIC(B個)のデータ入力端子Dinに書き
込みデータを送る。
のIC(B個)のデータ出力端子から読み出し出力信号
を受け、ICプレイのデータ入力DI1〜DIRは選択
された列のIC(B個)のデータ入力端子Dinに書き
込みデータを送る。
次にスタティックメモリシステム内におけるアドレス信
号の働きを説明する。
号の働きを説明する。
CPUからのアドレス信号A。−Al(は2つの系統に
分けられ、すなわち、アドレス信号A ■ −A iは
S−RAMの各チップ内のメモリマトリクスのアドレス
信号として使用され、アドレス信号Ai+1〜AkはS
−RAMのチップからみた場合、そのチップ全体を選ぶ
か否かのチップ選択信号になる。
分けられ、すなわち、アドレス信号A ■ −A iは
S−RAMの各チップ内のメモリマトリクスのアドレス
信号として使用され、アドレス信号Ai+1〜AkはS
−RAMのチップからみた場合、そのチップ全体を選ぶ
か否かのチップ選択信号になる。
〔16kワード×1ビット S−RAM回路構成〕第2
A図は、記憶容量が16kビット、出力が1ビットのS
−RAM集積回路(以下ICと称する)の内部構成を示
してL・る。
A図は、記憶容量が16kビット、出力が1ビットのS
−RAM集積回路(以下ICと称する)の内部構成を示
してL・る。
16kピットのメモリセルは、各々が128列(ロウ)
×32行(カラム)=4096ピノト(4kビット)の
記憶容量を持つ4つのマトリクス(メモリアレイM−A
RYI〜M−ARY4 )から構成され、各マトリクス
はロウデコーダR−DCRの左右に2つづつに分けて配
置されて(・る。
×32行(カラム)=4096ピノト(4kビット)の
記憶容量を持つ4つのマトリクス(メモリアレイM−A
RYI〜M−ARY4 )から構成され、各マトリクス
はロウデコーダR−DCRの左右に2つづつに分けて配
置されて(・る。
ロウ系のアドレス選択線(ワード線WL1〜WL128
.WR1〜WR128)には、アドレス信号A。−A5
,A12〜A 1 Bに基づL・て得られる2’=2
56通りのデコード出力信号がロウデコーダR−DCR
より送出される。
.WR1〜WR128)には、アドレス信号A。−A5
,A12〜A 1 Bに基づL・て得られる2’=2
56通りのデコード出力信号がロウデコーダR−DCR
より送出される。
このように各マトリクスのメモリーM−CELはフード
線WLI〜WL128,WRI〜WR128の(・ずれ
か一本と後に説明する相補データ線対D11,DI1〜
D132,D132の(・ずれか一対とに接続されて(
・る。
線WLI〜WL128,WRI〜WR128の(・ずれ
か一本と後に説明する相補データ線対D11,DI1〜
D132,D132の(・ずれか一対とに接続されて(
・る。
アドレス信号A,,A6は、4つのメモリマトリクスの
うち1つだけを選択するために用いられる。選択された
1つのメモリマトリクスにおいて1つのカラムを選択す
るためにアドレス信号A7〜A 1 1が用(・られる
。
うち1つだけを選択するために用いられる。選択された
1つのメモリマトリクスにおいて1つのカラムを選択す
るためにアドレス信号A7〜A 1 1が用(・られる
。
メモリマトリクス選択信号GSは上記アドレス信号A5
,Allに基づいて4つの組み合せに解読する。
,Allに基づいて4つの組み合せに解読する。
カラムデコーダC−DCRI〜C−DCR4はそれぞれ
上記アドレス信号A,〜A.に基づいて2 =32通り
のカラム選択用デコード出力信号を提供する。
上記アドレス信号A,〜A.に基づいて2 =32通り
のカラム選択用デコード出力信号を提供する。
読み出し時にお(・てコモンデータ線対CDL,CDL
はコモンデータ線分割用トランジスタQ 1 rQ1
:・・・・・・:Q.,Q.)によって各メモリアレ?
ごとに4分割され、書き込み時においてコモンデータ線
対CDL,CDLは共通に結合される。
はコモンデータ線分割用トランジスタQ 1 rQ1
:・・・・・・:Q.,Q.)によって各メモリアレ?
ごとに4分割され、書き込み時においてコモンデータ線
対CDL,CDLは共通に結合される。
センスアンプSAI ,SA2 ,SA3 ,SA4は
上記分割されるコモンデータ線対CDL,CDLに対応
してそれぞれ設けられている。
上記分割されるコモンデータ線対CDL,CDLに対応
してそれぞれ設けられている。
この様にコモンデータ線対CDL ,CDLを分割し、
それぞれにセンスアンブSAI .SA2 ,SA3
,SA4を設げたねら(・はコモンデータ線対CDL
,CDLの寄生容量を分割し、メモリセル情報読み出し
動作の高速化を図ることにある。
それぞれにセンスアンブSAI .SA2 ,SA3
,SA4を設げたねら(・はコモンデータ線対CDL
,CDLの寄生容量を分割し、メモリセル情報読み出し
動作の高速化を図ることにある。
アドレスバッファADBは14の外部アドレス信号A。
−A1■からそれぞれ14対の相補アドレス信号a。−
all1を作成し、デコーダ回路(R−DCR,C−D
CR,GS )に送出する。
all1を作成し、デコーダ回路(R−DCR,C−D
CR,GS )に送出する。
内部制御信号発生回路COM−GEは2つの外部制御信
号テコ(チップセレクト信号),W百(ライトイネーブ
ル信号)を受けて、CSI(ロウデコーダ制御信号),
SAC(センスアンプ制御信号),we(書き込み制御
信号),DOC(データ出力バッファ制御信号),DI
C(データ人カバノファ制御信号)等を送出する。
号テコ(チップセレクト信号),W百(ライトイネーブ
ル信号)を受けて、CSI(ロウデコーダ制御信号),
SAC(センスアンプ制御信号),we(書き込み制御
信号),DOC(データ出力バッファ制御信号),DI
C(データ人カバノファ制御信号)等を送出する。
〔16kワード×1ビソト S−RAM回路動作〕第2
Aに示すS−RAMICの回路動作を第2B図のタイミ
ング図に従って説明する。
Aに示すS−RAMICの回路動作を第2B図のタイミ
ング図に従って説明する。
このICにおける全ての動作つまりアドレス設定動作,
読み出し動作,書き込み動作は一方の外部制御信号CS
がロウレベルの期間のみ行なわれる。この際他方の外部
制御信号WEがハイレベルならば読み出し動作を行な(
・、ロウレベルならば書き込み動作を行なう。
読み出し動作,書き込み動作は一方の外部制御信号CS
がロウレベルの期間のみ行なわれる。この際他方の外部
制御信号WEがハイレベルならば読み出し動作を行な(
・、ロウレベルならば書き込み動作を行なう。
まずアドレス設定動作および読み出し動作につ(・て説
明する。
明する。
アドレス設定動作は、外部制御信号CSがロウレベルで
ある場合、この期間に印加されたアドレス信号に基づい
て常に行なわれる。逆に外部制御信号CSをハイレベル
にしておくことによって、不確定なアドレス信号に基づ
くアドレス設定動作および読み出し動作を防止できる。
ある場合、この期間に印加されたアドレス信号に基づい
て常に行なわれる。逆に外部制御信号CSをハイレベル
にしておくことによって、不確定なアドレス信号に基づ
くアドレス設定動作および読み出し動作を防止できる。
外部制御信号CSがロウレペルにkると、ロウデコーダ
R−DCRはこの信号に同期したハイレベルの内部制御
信号CSIを受けて動作を開始する。上記ロウデコーダ
(兼ワードドライバ)R一DCRは8種類の相補対アド
レス信号a。−as,a+2〜a+sを解読して1つの
フード線を選択し、コレヲハイレベルに駆動する。
R−DCRはこの信号に同期したハイレベルの内部制御
信号CSIを受けて動作を開始する。上記ロウデコーダ
(兼ワードドライバ)R一DCRは8種類の相補対アド
レス信号a。−as,a+2〜a+sを解読して1つの
フード線を選択し、コレヲハイレベルに駆動する。
一方、4つのメモリアレイM−ARYI〜M一ARY4
のうち(・ずれか1つがメモリアレイ選択信号m1〜m
4によって選択され、選択された1つのメモリアレイ(
例えばM−ARYI)中の1つの相補データ線対(例え
ばDll,Dll)がカラムデコーダ(例えばC−DC
RI )によって選択される。
のうち(・ずれか1つがメモリアレイ選択信号m1〜m
4によって選択され、選択された1つのメモリアレイ(
例えばM−ARYI)中の1つの相補データ線対(例え
ばDll,Dll)がカラムデコーダ(例えばC−DC
RI )によって選択される。
この様にして1つのメモリセルが選択(アドレス設定)
される。
される。
アドレス設定動作によって選択されたメモリセルの情報
は分割されたコモンデータ線対のうちの1つに送出され
センスアンプ(例えばSAI)で増幅される。
は分割されたコモンデータ線対のうちの1つに送出され
センスアンプ(例えばSAI)で増幅される。
この場合、4つのセンスアンプSAI ,SA2,SA
3 ,SA4のうちいずれか1つがメモリアレイ選択信
号m1〜m4によって選択され、選択された1つのセン
スアンプのみがハイレベルの内部制御信号SACを受け
て(・る期間動作する。
3 ,SA4のうちいずれか1つがメモリアレイ選択信
号m1〜m4によって選択され、選択された1つのセン
スアンプのみがハイレベルの内部制御信号SACを受け
て(・る期間動作する。
この様に4つのセンスアンプSAI ,SA2,SA3
.SA4のうち使用する必要のな(・3つのセンスア
ンプを非動作状態とすることにより低消費電力化を図る
ことができる。上記非動作状態の3つのセンスアンプの
出力はハイインピーダンス(フローティング)状態とさ
れる。
.SA4のうち使用する必要のな(・3つのセンスア
ンプを非動作状態とすることにより低消費電力化を図る
ことができる。上記非動作状態の3つのセンスアンプの
出力はハイインピーダンス(フローティング)状態とさ
れる。
センスアンプの出力信号はデータ出力バ,ファDOBに
より増幅され、出力データD。utとしてIC外部に送
出される。
より増幅され、出力データD。utとしてIC外部に送
出される。
上記データ出力バノファDOBはハイレベルの制御信号
DOCを受けて(・る期間動作する。
DOCを受けて(・る期間動作する。
次に書き込み動作につい℃説明する。
外部制御信号WEがロウレベルになると、これに同期し
たハイレベルの制御信号weがコモンデータ線分割用ト
ランジスタ(Q, .Q. ;・・・・・・;Q.
,Q.)に印加され、コモンデータ線CDL.CDLが
共通に結合される。
たハイレベルの制御信号weがコモンデータ線分割用ト
ランジスタ(Q, .Q. ;・・・・・・;Q.
,Q.)に印加され、コモンデータ線CDL.CDLが
共通に結合される。
一方、データ入カバッファDIBは、ロウレベルの制御
信号DICを受けて(・る期間、IC外部からの入カデ
ータ信号Dinを増幅し前記共通に結合されたコモンデ
ータ線対CDL,CDLに送出する。
信号DICを受けて(・る期間、IC外部からの入カデ
ータ信号Dinを増幅し前記共通に結合されたコモンデ
ータ線対CDL,CDLに送出する。
上記コモンデータ線対CDL ,CDL上の入力データ
信号は、アドレス設定動作によって定められたメモリセ
ルM−CELに書き込まれる。
信号は、アドレス設定動作によって定められたメモリセ
ルM−CELに書き込まれる。
〔2kワード×8ピット S−RAM回路構成〕第3A
図は、記憶容量が16kピノト、出力が8ピントのS−
RAM集積回路(以下ICと称する)の内部構成を示し
て(・る。
図は、記憶容量が16kピノト、出力が8ピントのS−
RAM集積回路(以下ICと称する)の内部構成を示し
て(・る。
16kビノトのメモリセルは、各々が128列(ロウ)
×16行(カラム)=2048ピット(2kピント)の
記憶容量を持つ8つのマトリクス(メモリアレイM−A
RYI〜M−ARY8 )から構或され、各マトリクス
はロウデコーダR−DCHの左右に4つづつに分けて配
置されている。
×16行(カラム)=2048ピット(2kピント)の
記憶容量を持つ8つのマトリクス(メモリアレイM−A
RYI〜M−ARY8 )から構或され、各マトリクス
はロウデコーダR−DCHの左右に4つづつに分けて配
置されている。
ロウ系のアドレス選択a<ワード線WLI〜WL128
,WRI〜WR128)には、アドレス信号A。−A,
に基づいて得られる2’=128通りのデコード出力信
号がロウデコーダR−DCRより送出される。
,WRI〜WR128)には、アドレス信号A。−A,
に基づいて得られる2’=128通りのデコード出力信
号がロウデコーダR−DCRより送出される。
このように各マトリクスのメモリーM − C E L
はワード線WLI〜WL128,WRI〜WR128の
(・ずれか一本と後に説明する相補データ線対D11,
DI1〜D132.D132のいずれか一対とに接続さ
れて(・る。
はワード線WLI〜WL128,WRI〜WR128の
(・ずれか一本と後に説明する相補データ線対D11,
DI1〜D132.D132のいずれか一対とに接続さ
れて(・る。
なおワード線中間バノファMDI,MB2は、それぞれ
ワード線WLI〜WL128,WRI〜WR128の末
端での遅延時間をできるだけ小さくするため増幅作用を
有し、M−ARY2とMARY3およびM−ARY6と
M−ARY7との間に配置されて(・る。
ワード線WLI〜WL128,WRI〜WR128の末
端での遅延時間をできるだけ小さくするため増幅作用を
有し、M−ARY2とMARY3およびM−ARY6と
M−ARY7との間に配置されて(・る。
アドレス信号A,〜A,oは、上記8つのマトリクスか
らそれぞれ1つづつのカラムを選択するために用(・ら
れる。
らそれぞれ1つづつのカラムを選択するために用(・ら
れる。
カラムデコーダC−DCRは上記アドレス信号A,〜A
1oに基づ(・て2’=16通りのカラム選択用デコー
ド出力信号を提供する。
1oに基づ(・て2’=16通りのカラム選択用デコー
ド出力信号を提供する。
アドレスバッファADHは11の外部アドレス信号A。
−A1。からそれぞれ11対の相補アドレス信号a。−
alOを作成し、デコーダ回路(R−DCR,C−DC
R)に送出する。
alOを作成し、デコーダ回路(R−DCR,C−DC
R)に送出する。
内部制御信号発生回路COM−GEは3つの外部制御信
号CS(チノプセレクト信号),WE(ライトイネーブ
ル信号),OB(アウトプソトイネーブル信号)を受け
て、CSI(ロウデコーダ制御信号),CS12(セン
スアンプおよびデータ入カバノファ制御信号),W−c
(書き込み制御信号) r W” c ’ o (デー
タ出力バッファ制御信号)等を送出する。
号CS(チノプセレクト信号),WE(ライトイネーブ
ル信号),OB(アウトプソトイネーブル信号)を受け
て、CSI(ロウデコーダ制御信号),CS12(セン
スアンプおよびデータ入カバノファ制御信号),W−c
(書き込み制御信号) r W” c ’ o (デー
タ出力バッファ制御信号)等を送出する。
C2kフード×8ピノト S−RAM回路動作〕第3A
図に示すS−RAMICの回路動作を第3B図のタイミ
ング図に従って説明する。
図に示すS−RAMICの回路動作を第3B図のタイミ
ング図に従って説明する。
このICにおける全ての動作つまりアドレス設定動作,
読み出し動作,書き込み動作は外部制御i号csがロウ
レベルの期間のみ行紅われる。この際他方の外部制御信
号WEがハイレベルならば読み出し動作を行い、ロウレ
ペルならば書き込み動作を行う。
読み出し動作,書き込み動作は外部制御i号csがロウ
レベルの期間のみ行紅われる。この際他方の外部制御信
号WEがハイレベルならば読み出し動作を行い、ロウレ
ペルならば書き込み動作を行う。
外部制御信号OEは8ビノトの出力信号をIC外部に送
出する際の出力タイミングを制御するために用(・もれ
る。
出する際の出力タイミングを制御するために用(・もれ
る。
まずアドレス設定動作および読み出し動作につ(・て説
明する。
明する。
アドレス設定動作は、外部制御信号CSがロウレベルで
ある場合、この期間に印加された信号に基づ(・て常に
行なわれる。逆に外部制御信号CSをハイレペルにして
おくことによって、不確定なアドレス信号に基づくアド
レス設定動作および読み出し動作を防止できる。
ある場合、この期間に印加された信号に基づ(・て常に
行なわれる。逆に外部制御信号CSをハイレペルにして
おくことによって、不確定なアドレス信号に基づくアド
レス設定動作および読み出し動作を防止できる。
外部制御信号CSがロウレベルになると、ロウデコーダ
R−DCRはこの信号に同期したハイレベルの内部制御
信号CS1を受げて動作を開始する。上記ロウデコーダ
(兼フードドライバ)R−DCRは7種類の相補対アド
レス信号a。−a6を解読して左右一対のフード線を選
択し、これをハイレベルに駆動する。
R−DCRはこの信号に同期したハイレベルの内部制御
信号CS1を受げて動作を開始する。上記ロウデコーダ
(兼フードドライバ)R−DCRは7種類の相補対アド
レス信号a。−a6を解読して左右一対のフード線を選
択し、これをハイレベルに駆動する。
一方、カラムデコーダC−DCRは8つのメモリアレイ
M−ARYI〜M−ARY8からそれぞれ1つづつのカ
ラムを選択する。
M−ARYI〜M−ARY8からそれぞれ1つづつのカ
ラムを選択する。
この様にして各メモリアレイごとに1つすなわち合計8
つのメモリセルが選択(アドレス設定)される。
つのメモリセルが選択(アドレス設定)される。
アドレス設定動作によって選択されたメモリセルの情報
は各メモリアレイのコモンデータ線対CDL ,CDL
に送出され各センスアンプSAで増幅される。
は各メモリアレイのコモンデータ線対CDL ,CDL
に送出され各センスアンプSAで増幅される。
上記センスアングSAは外部制御信号CSに同期したハ
イレベルの制御信号CS12を受げ′″C(・る期間動
作する。
イレベルの制御信号CS12を受げ′″C(・る期間動
作する。
センスアンプSAの出力信号はデータ出力バッファDO
I3により増幅され、出力データD。utl〜Dout
8とし”(IC外部に送出される。
I3により増幅され、出力データD。utl〜Dout
8とし”(IC外部に送出される。
上記データ出力バッファDOBはハイレベルの制御信号
w ” c ” oを受けて(・る期間動作する。
w ” c ” oを受けて(・る期間動作する。
次に書き込み動作につ(・て説明する。
外部制御信号WEおよびCSが共にロウレペルにねると
、これに同期したハイレベルの制御信号w ’ cが書
き込み制御トランジスタ(Q,,Q,:・・・・・・;
Q.,Q.)に印加され、各コモンデータ線対CDL
,CDLと各データ人カバッファDIBとが結合される
。
、これに同期したハイレベルの制御信号w ’ cが書
き込み制御トランジスタ(Q,,Q,:・・・・・・;
Q.,Q.)に印加され、各コモンデータ線対CDL
,CDLと各データ人カバッファDIBとが結合される
。
一方、各メモリアレイに対応して設けられたデータ人カ
バッファDIBは、ロウレベルの制御信号CS12を受
げている期間、IC外部から印加された8つの入カデー
タ信号Din1〜Dln8をそれぞれ増幅し、各メモリ
アレイに対応して設げられたコモンデータ崖対CDL
,CDLに送出する。
バッファDIBは、ロウレベルの制御信号CS12を受
げている期間、IC外部から印加された8つの入カデー
タ信号Din1〜Dln8をそれぞれ増幅し、各メモリ
アレイに対応して設げられたコモンデータ崖対CDL
,CDLに送出する。
上記コモンデータ線対上の各入力データ信号は、アドレ
ス設定動作によって定められた8つのメモリセルM−C
ELにそれぞれ書き込まれる。
ス設定動作によって定められた8つのメモリセルM−C
ELにそれぞれ書き込まれる。
第4図に第2A図および第3A図のメモリーアレイ中の
1ピットのメモリ・セルM−CELの回路を示す。この
メモリ・セルは直列接続された負荷抵抗R+ ,Rz
と駆動用MISFET(絶縁ゲート型電界効果トラン
ジスタ)Q..Q.から成る1対のインバータ回路の入
出力を交差結合したフリップ・フロツプと1対のトラン
スミッション・ゲート用MI SFETQs ,Q4
で構成されてL・る。フリップ・フロップは情報の記
憶手段として用(・られ、トランスミッション・ゲート
はフリツプ・フロノブと相補データ線対D ,D (
D++,Do・・・・・・D,3, , D,,!間に
おける情報の伝達を制御するためのアドレス手段として
用いられ、その動作はロウデコーダR−DCHに接続さ
れたワード線W(WLI.・・・・・・WL128,W
RI,・・・・・・WR128)に印加されるアドレス
信号によって制御される。
1ピットのメモリ・セルM−CELの回路を示す。この
メモリ・セルは直列接続された負荷抵抗R+ ,Rz
と駆動用MISFET(絶縁ゲート型電界効果トラン
ジスタ)Q..Q.から成る1対のインバータ回路の入
出力を交差結合したフリップ・フロツプと1対のトラン
スミッション・ゲート用MI SFETQs ,Q4
で構成されてL・る。フリップ・フロップは情報の記
憶手段として用(・られ、トランスミッション・ゲート
はフリツプ・フロノブと相補データ線対D ,D (
D++,Do・・・・・・D,3, , D,,!間に
おける情報の伝達を制御するためのアドレス手段として
用いられ、その動作はロウデコーダR−DCHに接続さ
れたワード線W(WLI.・・・・・・WL128,W
RI,・・・・・・WR128)に印加されるアドレス
信号によって制御される。
第5図に周辺回路、例えば第2A図および第3A図のデ
ータ出力バッファDOBを示す。このデータ出力バノフ
ァDOBでは、制御信号C。ntが論理”l”(−l−
vCc)のとき、出力voutが入力工。に従クた論理
値となると共に非常に低い出力インピーダンスが得られ
、Contが”O”のとき、voutは入力Inに関係
しな(・不定のレベルとなる、す々わち非常に高(・出
力イ/ビーダンスが得られる。このように、高低両出力
インピーダンスを有すバッファは複数のバツ7ア出力の
W i r e d−ORを可能とする。
ータ出力バッファDOBを示す。このデータ出力バノフ
ァDOBでは、制御信号C。ntが論理”l”(−l−
vCc)のとき、出力voutが入力工。に従クた論理
値となると共に非常に低い出力インピーダンスが得られ
、Contが”O”のとき、voutは入力Inに関係
しな(・不定のレベルとなる、す々わち非常に高(・出
力イ/ビーダンスが得られる。このように、高低両出力
インピーダンスを有すバッファは複数のバツ7ア出力の
W i r e d−ORを可能とする。
最終段には、重(・負荷を高速に駆動できるよう、駆動
能力の大き見・バイポーラ・トランジスタQtosが使
用され、Q+osはPチャンネルMISFETより駆動
能力の太き(・NチャンネルMISFETQ,。,と一
緒にプノシュプル回路を構成し″″C(・る。
能力の大き見・バイポーラ・トランジスタQtosが使
用され、Q+osはPチャンネルMISFETより駆動
能力の太き(・NチャンネルMISFETQ,。,と一
緒にプノシュプル回路を構成し″″C(・る。
第6図は、以上説明したスタティック型RAMに用いら
れるセンスアンプSAの一実施例を示す回路図である。
れるセンスアンプSAの一実施例を示す回路図である。
この実施例では、差動MISFETQ.。1Q202及
びそれぞれのドレインに設けられた電流ミラー回路を構
成するアクティブ負荷MISFETQzos p Q2
04とで構成された第1の非対称型差動増幅回路P,と
、MISFETQ,。,〜Q,。,によって構成された
上記非対称型差動増幅回路P1と同様な構成の第2の非
対称型差動増幅回路P2とが、コモンデータ線対CDL
,CDLからの信号Di ,Di ?:受け、互い
に逆相の出力信号Di′Di′を形成する。すなわち、
第1,第2の非対称型差動増幅回路P,,P,の反転入
力端子(−)であるMISFETQzot ,Qzoa
のゲートには、それぞれ上記信号Di,Diが印加され
る。そして、非反転入力端子(+)であるMISFET
Q,。1,Q,。,のゲートには、交差結線によって信
号Di.Diがそれぞれ印加される。この実施例では、
上記第1,第2の非対称型差動増幅回路P,,P,に対
して共通の定電流源を構成するMI S F E T
Qzo*が設けられて(・る。このMISFE T Q
,。,に替え、それぞれの差動MI SFETQtoI
+ Q202及びQzos r Qtoaの共通ソース
に、定電流源としてのMISFETを設けるものであっ
てもよい。
びそれぞれのドレインに設けられた電流ミラー回路を構
成するアクティブ負荷MISFETQzos p Q2
04とで構成された第1の非対称型差動増幅回路P,と
、MISFETQ,。,〜Q,。,によって構成された
上記非対称型差動増幅回路P1と同様な構成の第2の非
対称型差動増幅回路P2とが、コモンデータ線対CDL
,CDLからの信号Di ,Di ?:受け、互い
に逆相の出力信号Di′Di′を形成する。すなわち、
第1,第2の非対称型差動増幅回路P,,P,の反転入
力端子(−)であるMISFETQzot ,Qzoa
のゲートには、それぞれ上記信号Di,Diが印加され
る。そして、非反転入力端子(+)であるMISFET
Q,。1,Q,。,のゲートには、交差結線によって信
号Di.Diがそれぞれ印加される。この実施例では、
上記第1,第2の非対称型差動増幅回路P,,P,に対
して共通の定電流源を構成するMI S F E T
Qzo*が設けられて(・る。このMISFE T Q
,。,に替え、それぞれの差動MI SFETQtoI
+ Q202及びQzos r Qtoaの共通ソース
に、定電流源としてのMISFETを設けるものであっ
てもよい。
この実施例では、センスアンプにおける電圧利得を大き
くするため、第1,第2の非対称型差動増幅回路P,,
P2からの出力信号Dr r D +’が、M I S
F E T Qr+o =Qt+<によって構成され
た上記非対称型差動増幅回路P1およびP,と同様な構
成の第3の非対称型差動増幅回路P,に印加されて(・
る。
くするため、第1,第2の非対称型差動増幅回路P,,
P2からの出力信号Dr r D +’が、M I S
F E T Qr+o =Qt+<によって構成され
た上記非対称型差動増幅回路P1およびP,と同様な構
成の第3の非対称型差動増幅回路P,に印加されて(・
る。
そして、この第3の非対称型差動増幅回路P,からの出
力信号OUT(Di″)が第5図に示したデータ出力バ
ッファDOBの入出力端子INに伝えられる。
力信号OUT(Di″)が第5図に示したデータ出力バ
ッファDOBの入出力端子INに伝えられる。
また、上記定電流源としてのM I S F E T
Q201Q21,は、第2A図に示すような分割された
センスアンプの場合、制御信号SACと、メモリアレイ
選択信号miとを受けるインバータ回路工V1IV,及
びM I S F E T Qh+5〜Q21,で構成
された制御回路CONTによってスイッチ制御される。
Q201Q21,は、第2A図に示すような分割された
センスアンプの場合、制御信号SACと、メモリアレイ
選択信号miとを受けるインバータ回路工V1IV,及
びM I S F E T Qh+5〜Q21,で構成
された制御回路CONTによってスイッチ制御される。
一方、第3A図の実施例のように、対応するデータ出力
バノファに対して分割され々L・センスアンプの場合に
は、第3B図に示すようた信号CS12が上記定電流源
としてのM I S F E T Qt。,およびQ,
1,のゲートに印加される。
バノファに対して分割され々L・センスアンプの場合に
は、第3B図に示すようた信号CS12が上記定電流源
としてのM I S F E T Qt。,およびQ,
1,のゲートに印加される。
この実施例によれば、2つの非対称型差動増幅回路P+
,Pzを用(・て平衡信号Di’,J’を形成するもの
である。したがって、それぞれの非対称型差動増幅回路
P+ ,Ptがオフセット電圧を持つものであっても
、同一のモノリシックIC内に形成された場合、上記オ
フセット電圧は同様に生じるため、両者を相殺させるこ
とができる。
,Pzを用(・て平衡信号Di’,J’を形成するもの
である。したがって、それぞれの非対称型差動増幅回路
P+ ,Ptがオフセット電圧を持つものであっても
、同一のモノリシックIC内に形成された場合、上記オ
フセット電圧は同様に生じるため、両者を相殺させるこ
とができる。
また、入力信号Di ,Diに同相のノズルがのった場
合でも、これらを相殺させることができる。
合でも、これらを相殺させることができる。
しかも、増幅率を高めるために、同様な非対称型差動増
幅回路P3を次段に設けることができる。
幅回路P3を次段に設けることができる。
なお、この非対称型差動増幅回路P,の持つオフセット
電圧は、次段に伝えられるが、上記信号Di ,Diの
信号レベルが太き(・ため、実質的には無視することが
できる。
電圧は、次段に伝えられるが、上記信号Di ,Diの
信号レベルが太き(・ため、実質的には無視することが
できる。
これにより、オフセノト電圧,及びノイズの影響を軽減
し、かつ、高感度,高増幅率のセンスアンプを得ること
ができる。
し、かつ、高感度,高増幅率のセンスアンプを得ること
ができる。
ちなみに、コモンデータ線対CDL,CDLからの信号
D i ,D iの電圧差が0.2ボルト程度と小さく
ても、データ出力バッファDOBを駆動するに十分な出
力信号を、この実施例のセンスアンプSAは形成でき、
スタティック型RAMの高速動作化を図ることができる
。
D i ,D iの電圧差が0.2ボルト程度と小さく
ても、データ出力バッファDOBを駆動するに十分な出
力信号を、この実施例のセンスアンプSAは形成でき、
スタティック型RAMの高速動作化を図ることができる
。
なお、第6図の実施例回路にお(・て、第3の非対称型
差動増幅回路P,を省略して、信号D ,/,D1′を
、次段のデータ出力バッファDOBに伝えるものであっ
てもよL・。この場合、第5図のデータ出力バッファD
OBでは、インバータ回路G,.,が省略され、信号D
,/ , D ,/が端子T,,T,に直接入力され
る。
差動増幅回路P,を省略して、信号D ,/,D1′を
、次段のデータ出力バッファDOBに伝えるものであっ
てもよL・。この場合、第5図のデータ出力バッファD
OBでは、インバータ回路G,.,が省略され、信号D
,/ , D ,/が端子T,,T,に直接入力され
る。
この場合には、平衡信号Di,Di’が出力信号とされ
ることにより、前述のように1つの非対称型差動増幅回
路を用(・る場合に比べ、2倍の増幅率とすることがで
きる。そして、上述のようにオフセット電圧,同相ノイ
ズは相殺させることができる。
ることにより、前述のように1つの非対称型差動増幅回
路を用(・る場合に比べ、2倍の増幅率とすることがで
きる。そして、上述のようにオフセット電圧,同相ノイ
ズは相殺させることができる。
第7図には、この発明の他の一実施例のブロック図が示
されて(・る。
されて(・る。
この実施例では、前記同様な非対称型差動増幅回路P,
,Ptにより、平衡信号D i + D l’を形成す
る。そして、同様な非対称型差動増幅回路P4 ,P
5を設けて、平衡出力信号OUT,OUTを形成するも
のである。各非対称型差動増幅回路P,,P,及びP,
,P,の具体的回路は、第6図の回路と同様であるので
、その説明を省略する。
,Ptにより、平衡信号D i + D l’を形成す
る。そして、同様な非対称型差動増幅回路P4 ,P
5を設けて、平衡出力信号OUT,OUTを形成するも
のである。各非対称型差動増幅回路P,,P,及びP,
,P,の具体的回路は、第6図の回路と同様であるので
、その説明を省略する。
上記平衡出力信号OUT ,OUTは、第5図のデータ
出力バッファDOBでは、インバータ回路G,.3が省
略され、ゲート回路Glol , G1o2の一方の入
力端子T,,T.にそれぞれ直接入力される。
出力バッファDOBでは、インバータ回路G,.3が省
略され、ゲート回路Glol , G1o2の一方の入
力端子T,,T.にそれぞれ直接入力される。
この実施例では、出力信号も平衡信号とするものである
ので、出力側非対称型差動増幅回路P,P,の持つオフ
セット電圧も相殺させることができる。また、増幅率も
第6図の実施例回路に比べ、2倍と大きくすることがで
きる。
ので、出力側非対称型差動増幅回路P,P,の持つオフ
セット電圧も相殺させることができる。また、増幅率も
第6図の実施例回路に比べ、2倍と大きくすることがで
きる。
これにより、よりいっそうオフセット電圧,及?ノイズ
の影響を軽減し、かつ、高感度,高増幅率のセンスアン
プを得ることができる。
の影響を軽減し、かつ、高感度,高増幅率のセンスアン
プを得ることができる。
第8図は、上記非対称型差動増幅回路Pの他の具体的一
実施例を示す回路図である。
実施例を示す回路図である。
この実施例は、差動M I S F E T Qx+u
,Q22。
,Q22。
の負荷として、ゲートが接地されたMI SFETQ2
2,と、これらのMISFETQ2■lQ421の共通
ドレインがゲートに接続されたMISFETQzzzで
構成される。この実施例では、負荷MI SFETQz
zzのソース,ゲート間電圧を大きくできるから、電流
ミラー回路を用L・る場合に比べ高い増幅率を得ること
ができる反面、オフセット電圧が大きくなる。しかし、
第6図,第7図における非対称型差動増幅回路P,,P
,及びP4 ,P,のよ5 fx構成で用(・る場合に
は、オフセット電圧が相殺させることができるため、問
題になることはなく、高増幅率が生かされる。
2,と、これらのMISFETQ2■lQ421の共通
ドレインがゲートに接続されたMISFETQzzzで
構成される。この実施例では、負荷MI SFETQz
zzのソース,ゲート間電圧を大きくできるから、電流
ミラー回路を用L・る場合に比べ高い増幅率を得ること
ができる反面、オフセット電圧が大きくなる。しかし、
第6図,第7図における非対称型差動増幅回路P,,P
,及びP4 ,P,のよ5 fx構成で用(・る場合に
は、オフセット電圧が相殺させることができるため、問
題になることはなく、高増幅率が生かされる。
第9図は、第6図,第7図の非対称型増幅回路P,,P
,をモノリシックIC上に形成した場合のレイアウト図
を示して(・る。
,をモノリシックIC上に形成した場合のレイアウト図
を示して(・る。
同図にお(・て、太(・実線で示したのはアルミニウム
配線を示し、電源電圧vcc,接地GNDライン,及び
差動M I S F E T Qyo+ ,Qtoz
,及びQ2051Qzoaの共通ソース接続,差動MI
SFETと負荷MI SFETとの共通ドレイン接続の
ために用いられている。
配線を示し、電源電圧vcc,接地GNDライン,及び
差動M I S F E T Qyo+ ,Qtoz
,及びQ2051Qzoaの共通ソース接続,差動MI
SFETと負荷MI SFETとの共通ドレイン接続の
ために用いられている。
細(・実線で示したのは、導電性ポリシリコン層を示し
、各MISFETのゲート電極及びこれに関連する配線
のために用(・もれる。
、各MISFETのゲート電極及びこれに関連する配線
のために用(・もれる。
破線は、p型又はn型の拡散領域を示し、MISFET
のソース,又はドレイン及び差動MISFETのゲート
交差結線に用(・もれる。
のソース,又はドレイン及び差動MISFETのゲート
交差結線に用(・もれる。
そして、一点鎖線は、n型基板上に形成されたp型ウエ
ル領域を示して(・る。したがって、このP − We
I 1内にnチャンネルMISFETが形成される。
ル領域を示して(・る。したがって、このP − We
I 1内にnチャンネルMISFETが形成される。
また、凶印はコンタクトを示して(・る。
この発明は前記実施例に限定され紅い。
スタティック型RAMのシステム構成は、種々の実施形
態を採ることができるものである。
態を採ることができるものである。
第1図〜第9図は、すべてこの発明の一実施例を示して
おり、第1図はスタティックメモリシステムのプロノク
図、第2A図は、S−RAMICの内部構成プロノク図
、第2B図は、そのタイミング図、第3A図は、他の一
実施例を示すS−RAMICの内部構成ブロック図、第
3B図は、そのタイミング図、第4図は、メモリアレイ
中の1ビノトのメモリ・セルの回路図、第5図は、デー
タ出力バッファの回路図、第6図は、センスア/プの回
路図、第7図は、他の一実施例を示すセンスアンプのブ
ロック図、第8図は、上記センスアンプに用し・られる
他の一実施例を示す非対称型差動増幅回路の回路図、第
9図は、センスアンプの主要部のレイアウト図である。 第 2 DOC <READ CYCLE> B 図 3 一 覧 DIC DinDATA VALID <WRITE CYCLE> 第 3 <READ CYCLE> B 図 <WRITE CYCLE> 第 4 図 第 6 図 第 7 図 第 8 図 手続補正書(方式) 平成 3年2月20日
おり、第1図はスタティックメモリシステムのプロノク
図、第2A図は、S−RAMICの内部構成プロノク図
、第2B図は、そのタイミング図、第3A図は、他の一
実施例を示すS−RAMICの内部構成ブロック図、第
3B図は、そのタイミング図、第4図は、メモリアレイ
中の1ビノトのメモリ・セルの回路図、第5図は、デー
タ出力バッファの回路図、第6図は、センスア/プの回
路図、第7図は、他の一実施例を示すセンスアンプのブ
ロック図、第8図は、上記センスアンプに用し・られる
他の一実施例を示す非対称型差動増幅回路の回路図、第
9図は、センスアンプの主要部のレイアウト図である。 第 2 DOC <READ CYCLE> B 図 3 一 覧 DIC DinDATA VALID <WRITE CYCLE> 第 3 <READ CYCLE> B 図 <WRITE CYCLE> 第 4 図 第 6 図 第 7 図 第 8 図 手続補正書(方式) 平成 3年2月20日
Claims (1)
- 【特許請求の範囲】 1、メモリアレイと、 上記メモリアレイの選択されたメモリセルからのデータ
信号が与えられる複数のコモンデータ線対と、 上記コモンデータ線対のそれぞれに設けられた複数のセ
ンスアンプと、 出力バッファとを備え、 上記複数のセンスアンプのそれぞれが、一対の差動入力
素子と、上記差動入力素子の一方の素子の電流に応答し
て上記差動入力素子の他方の素子の電流と合成されて出
力点に供給されるべき電流を形成する非対称負荷手段と
、上記差動入力素子及び非対称負荷手段と直列接続され
制御信号によって動作制御される電流源とを含んでなり
、 上記複数のセンスアンプの上記出力点が互いに共通結合
されてなり、 データ読み出しにおいて上記複数のコモンデータ線のう
ちのデータ線読み出しを行うべきコモンデータ線に対応
するセンスアンプを上記制御信号によって選択的に動作
させるようにしてなることを特徴とする半導体記憶装置
。 2、上記差動入力素子が、第1導電型のMISFETか
らなり、 上記非対称負荷手段が、第2導電型のMISFETから
なるカレントミラー負荷回路からなることを特徴とする
特許請求の範囲第1項記載の半導体記憶装置。 3、上記電流源が第1導電型のMISFETからなるこ
とを特徴とする特許請求の範囲第1項又は第2項記載の
半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2214427A JPH0719474B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2214427A JPH0719474B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体記憶装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63132726A Division JPS6452287A (en) | 1988-06-01 | 1988-06-01 | Semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03205694A true JPH03205694A (ja) | 1991-09-09 |
JPH0719474B2 JPH0719474B2 (ja) | 1995-03-06 |
Family
ID=16655609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2214427A Expired - Lifetime JPH0719474B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体記憶装置 |
Country Status (1)
Country | Link |
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JP (1) | JPH0719474B2 (ja) |
-
1990
- 1990-08-15 JP JP2214427A patent/JPH0719474B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
Title |
---|
ELECTRONICS=1979 * |
Also Published As
Publication number | Publication date |
---|---|
JPH0719474B2 (ja) | 1995-03-06 |
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